KR100713344B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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박지환
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Abstract

본 발명은 STI 방법에 의한 소자분리 공정 후 트렌치의 탑 코너에서 얇아진 게이트 산화막 두께를 국부적으로 증가시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계, 트렌치에 매립되는 소자 분리막을 형성하는 단계, 트렌치에 의해 정의된 반도체 기판의 활성영역 상에 게이트 산화막을 형성하는 단계, 트렌치와 활성영역의 경계부분의 게이트 산화막의 두께를 국부적으로 증가시키는 단계(레이저 어닐을 이용함), 및 게이트 산화막 상에 게이트 폴리실리콘을 형성하는 단계를 포함하고, 상술한 본 발명은 트렌치의 탑 코너 부근의 게이트 산화막 두께를 국부적으로 증가시켜 줌으로써 Id-Vg 커브의 더블험프 효과를 제거할 수 있는 효과가 있다.
트렌치, STI, 더블험프 효과, 레이저 어닐

Description

반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체소자의 STI 방법에 의한 소자분리구조를 도시한 도면.
도 2a 내지 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 활성영역
23 : 트렌치 24 : 소자 분리막
25 : 게이트 산화막 27 : 게이트 폴리실리콘
본 발명은 반도체 제조 기술에 관한 것으로, 특히 STI 방법을 이용한 반도체소자의 제조에 관한 것이다. 더욱 자세히는 STI 방법에 의한 트렌치 탑 코너(Top corner)부분에서 게이트 산화막의 얇아짐(Thinning)에 의한 누설전류를 제거하기 위한 방법에 관한 것이다.
최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체소자와 반도체소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PBL 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법은 반도체 기판 상에 반도체기판과 식각 선택비가 양호한 질화막을 형성하고, 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체 기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치를 형성한 후, 트렌치에 절연막을 매립시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 트렌치에 매립되는 소자 분리막을 형성한다.
도 1은 종래 기술에 따른 반도체소자의 STI 방법에 의한 소자분리 구조를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11)의 소자분리 영역에 트렌치(12)가 형성되어 활성영역(13)이 정의되고, 트렌치(12)의 내부에 전술한 STI 방법에 의한 소자 분리막(14)이 매립되어 있다.
위와 같이, 소자 분리막(14)이 형성된 후에는 활성영역(13)의 표면상에 게이트 산화막(15)을 성장시킨다.
그러나, 종래 기술의 STI 방법에서는 트렌치의 탑코너 부분('A')이 라운드(round)한 식각 프로파일보다는 가파른(steep) 형태의 프로파일이 주로 발생됨에 따라 스트레스가 집중되어 후속 게이트 산화막 공정시 탑 코너 부분에서 게이트 산 화막이 얇아지는 씨닝 현상(thinning, 16)이 발생되는 문제점이 있다.
이렇게 얇아진 게이트 산화막 상에 게이트 전극용 폴리실리콘이 증착되면, 게이트 전극에 전압이 인가될 때 더블험프(Double hump) 효과가 발생한다. 더블험프 효과는 누설전류를 유발하며, 이는 게이트 전극용 폴리실리콘이 지나가는 얇은 게이트 산화막 부분을 통해 FN 터널링(Tunneling)이 먼저 일어나기 때문이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, STI 방법에 의한 소자분리 공정후 트렌치의 탑 코너에서 얇아진 게이트 산화막 두께를 국부적으로 증가시킬 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치에 매립되는 소자 분리막을 형성하는 단계와, 상기 트렌치에 의해 정의된 상기 반도체 기판의 활성영역 상에 게이트 산화막을 형성하는 단계와, 상기 트렌치와 활성영역의 경계부분의 상기 게이트 산화막의 두께를 국부적으로 증가시키는 단계와, 상기 게이트 산화막 상에 게이트 폴리실리콘을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 게이트 산화막의 두께를 국부적으로 증가시키는 단계는 용융/재생성의 원리를 이용한 레이저 어닐로 진행하는 것을 특징으로 하며, 상기 레이저 어닐은, 질소 분위기 하에서 250∼1000mJ/cm2의 에너지로 표면영역의 깊이까지 진행하는 것을 특징으로 하 고, 상기 레이저 어닐시, 웨이퍼는 30∼60°로 틸트하여 상기 활성영역보다 상기 트렌치의 탑 코너 부근에서 더 높은 레이저 에너지가 전달되도록 하는 것을 특징으로 하며, 상기 레이저 어닐은, 스캔속도와 횟수를 결정하여 스캔 방식에 의하여 수행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.
도 2a 내지 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소자분리 영역에 STI 방법을 이용하여 활성영역(22)을 정의하는 트렌치(23)를 형성하고, 트렌치(23)에 매립되는 소자 분리막(24)을 형성한다.
예컨대, 도시하지 않았지만, 트렌치(23)는 반도체 기판(21) 상에 패드 산화막과 패드 질화막을 적층한 후, 소자분리 마스크로 패드 질화막을 식각하며, 패드 질화막을 식각 배리어로 패드 산화막과 반도체 기판(21)을 소정 깊이로 식각하여 형성한다. 그리고, 소자 분리막(24)은 고밀도 플라즈마(HDP) 산화막을 트렌치(23)를 매립할 때까지 증착한 후 패드 질화막에서 연마가 정지할 때까지 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다. 패드 질화막과 패드 산화막은 CMP 공정 후에 각각 인산(H3PO4) 용액 및 불산(HF) 용액에 의해 제거된다.
위와 같이, STI 방법에 의해 형성되는 소자 분리막(24)의 에지 부분, 즉 트렌치(22)의 탑 코너에서는 활성영역(22)의 표면보다 아래로 꺼지는 모우트(Moat; M) 현상이 불가피하게 발생한다.
이로써, 도 2b에 도시된 것처럼, 게이트 산화막(25)을 성장시키면 트렌치의 탑 코너 부분에서 게이트 산화막(25)이 얇아지는 씨닝 현상이 발생한다.
본 발명은 트렌치의 탑 코너 부근에서 씨닝 현상에 의해 얇아진 게이트 산화막(25)의 두께를 국부적으로 두껍게 증가시킨다.
이를 위해, 레이저를 이용한 어닐(Laser anneal)을 진행한다.
레이저 어닐은 질소 분위기 하에서 250∼1000mJ/cm2의 에너지로 표면영역(수십Å)의 깊이까지 용융/재생성(Melt/Reconstruction)이 일어날 수 있도록 수행한다. 이때, 웨이퍼는 30∼60°로 틸트(tilt)하여 활성영역(22)보다 트렌치(23)의 탑 코너 부근에서 더 높은 레이저 에너지가 전달될 수 있도록 한다. 또한, 적당한 스캔속도(scan speed)와 횟수를 결정하여 스캔 방식에 의하여 레이저 어닐을 수행한다.
상기 레이저 어닐은, 산화막을 용융시켰다가 다시 재성장시키는 원리를 이용한 것으로, 레이저 어닐을 진행한 후의 결과를 나타낸 도 2c를 살펴보면, 활성영역(22) 상부의 게이트 산화막(25)에는 영향이 없고 트렌치(23)의 탑 코너 부근(활성영역과 트렌치의 경계부분)에 집중되어 이 부분에서 씨닝 현상에 의해 얇게 형성되었던 게이트 산화막의 두께가 국부적으로 증가됨을 알 수 있다. 참고로, 레이저 어 닐시 탑 코너 부근의 소자 분리막(24)도 산화막이므로 일부 레이저 어닐의 영향을 받을 수 있으므로, 도면에서는 게이트 산화막(25)과 소자 분리막(24)을 연결하는 형태로 도시하였으며, 탑 코너 상부의 연결부분에서 국부적으로 두께 증가(26)가 발생됨을 알 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 국부적으로 두께 증가(26)가 발생된 게이트 산화막(25) 상에 게이트 폴리실리콘(27)을 증착한 후, 게이트 패터닝 공정을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 트렌치의 탑 코너 부근의 게이트 산화막 두께를 국부적으로 증가시켜 줌으로써 Id-Vg 커브의 더블험프 효과를 제거할 수 있는 효과가 있다.
또한, 씨닝 현상이 발생하는 지점을 레이저 어닐을 통해 복구할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계와,
    상기 트렌치에 매립되는 소자 분리막을 형성하는 단계와,
    상기 트렌치에 의해 정의된 상기 반도체 기판의 활성영역 상에 게이트 산화막을 형성하는 단계와,
    상기 트렌치와 활성영역의 경계부분의 상기 게이트 산화막의 두께를 국부적으로 증가시키는 단계와,
    상기 게이트 산화막 상에 게이트 폴리실리콘을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막의 두께를 국부적으로 증가시키는 단계는,
    용융/재생성의 원리를 이용한 레이저 어닐로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 레이저 어닐은, 질소 분위기 하에서 250∼1000mJ/cm2의 에너지로 표면영역의 깊이까지 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 레이저 어닐시, 웨이퍼는 30∼60°로 틸트하여 상기 활성영역보다 상기 트렌치의 탑 코너 부근에서 더 높은 레이저 에너지가 전달되도록 하는 것을 특징으로 하는 반도체소자의 제조 방법.
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