KR100932130B1 - 반도체소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기술에 있어서, 특히 반도체소자 제조 방법에 관한 것으로, 반도체기판에 액티브 영역을 정의하기 위한 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 상기 반도체기판 상에 나이트라이드막을 증착하는 단계와, 상기 나이트라이드막을 패터닝하여, 상기 액티브 영역의 중앙 부위에 남도록 나이트라이드(nitride)막 패턴을 형성하는 단계와, 상기 나이트라이드막 패턴을 마스크로 사용하여 상기 액티브 영역의 상기 반도체기판 상에 노출된 부위에 1차 산화막을 형성하는 단계와, 상기 마스크로 사용된 나이트라이드막 패턴을 제거하는 단계와, 상기 1차 산화막을 포함하는 상기 액티브 영역의 상기 반도체기판 상에 2차 산화막을 형성하는 단계로 이루어지는 반도체소자 제조 방법에 관한 것이다.

반도체소자, 액티브 영역, 터널 산화막, 박막화(thinning), STI

Description

반도체소자 제조 방법{method of manufacturing semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체소자 제조 방법에 관한 것이다.

현재 130nm 반도체기술의 플래쉬 소자 제품이 일반화되어 있으나, 최근 플래쉬 셀 크기가 90nm이하로 축소되고 있는 추세이다.

이러한 셀 크기의 변화로 현재 90nm 플래쉬 소자의 초기 개발 단계에서 여러 문제들이 발생하고 있다. 그 중 하나는 셀 엣지(Cell Edge) 영역의 박막화(Thinning) 현상이다.

예를 들어, 반도체소자의 집적화가 진행됨에 따라 디자인 룰이 감소하고, 따라서 소자간 분리를 위한 막의 크기도 상응하게 축소되어, 반도체소자의 소자분리 특성을 향상시키기 위하여 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI) 구조와 같은 소자 분리 구조를 이용한다.

그런데 STI를 형성하는 과정에서 트렌치의 탑코너(Top corner) 부분(A)이 라운드(round)한 식각 프로파일 보다는 가파른(steep) 형태의 프로파일이 주로 발생된다. 그에 따라, 스트레스가 집중되어 후속공정에 의해 형성되는 산화막이 그 코 너 부분(A)에서 얇아지는 박막화(thinning) 현상이 발생한다. 도 1은 종래 기술에서 STI 코너 박막화(thinning) 현상을 나타낸 도면이다.

상기 박막화 현상은 중앙 부위에서 흘러야할 전류가 상대적으로 두께가 얇은 엣지 영역에서 누설 전류 현상을 유발하고, 그에 따라 소자가 낮은 동작 전압(Vt) 특성을 가지게 된다. 이는 결과적으로 보다 낮은 게이트 전압에 의해 셀이 프로그램되고, 또한 박막의 엣지 영역에서만 전류가 흐르게 되어 산화막의 집중적인 열화에 의한 내구성이 저하되는 문제가 있었다.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, 특히 소자분리영역의 코너에서 산화막이 박막화되는 현상을 방지하기 위한 반도체소자 제조 방법을 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조 방법의 특징은, 반도체기판에 액티브 영역을 정의하기 위한 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 상기 반도체기판 상에 나이트라이드막을 증착하는 단계와, 상기 나이트라이드막을 패터닝하여, 상기 액티브 영역의 중앙부위에 남도록 나이트라이드(nitride)막 패턴을 형성하는 단계와, 상기 나이트라이드막 패턴을 마스크로 사용하여 상기 액티브 영역의 상기 반도체기판 상에 노출된 부위에 1차 산화막을 형성하는 단계와, 상기 마스크로 사용된 나이트라이드막 패턴을 제거하는 단계와, 상기 1차 산화막을 포함하는 상기 액티브 영역의 상기 반도체기판 상에 2차 산화막을 형성하는 단계로 이루어지는 것이다.

삭제

바람직하게, 상기 1차 산화막을 습식 산화공정으로 약 20Å으로 증착한다.

본 발명에 따르면, 1차적인 산화막 증착으로 액티브 영역과 STI의 경계영역(특히, STI의 탑코너 부분)을 보완한 후에 다시 2차적으로 산화막을 증착함으로써, 산화막의 두께가 얇아지는 박막화 현상을 방지해 준다. 따라서, 보다 안정된 게이트 전압에 의해 셀이 프로그램되고, 또한 엣지 영역에서만 전류가 흐르는 누설 전류 특성을 개선해 준다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체소자 제조 방법의 바람직한 실시 예를 자세히 설명한다.

본 발명에서는 STI 코너의 박막화를 방지하기 위해 그 STI의 코너에 하드마스크를 사용하여 미리 얇은 산화막을 증착한 후에 다시 균일한 산화막을 형성한다. 그에 대해 이하에서 상세한다.

도 2a 내지 2e는 본 발명에 따른 반도체소자 제조 공정을 나타낸 공정단면도이다.

도 2a에 도시된 바와 같이, 반도체소자의 소자분리 특성을 향상시키기 위하여 소자분리막으로써 STI(20)를 반도체기판(10)에 형성한다. STI(20)에 의해 반도체기판(10)에 액티브 영역(Active area)이 정의된다. STI(20) 형성 후에는 그 STI 의 코너부분에 모트(Moat)가 발생할 수 있다. 본 발명에서는 상기 모트를 메우기 위한 선행 공정을 진행한다.

그 선행 공정으로는 액티브 영역에 하드마스크를 형성하는 공정과, 그 하드마스크를 사용하여 미리 모트 부위에 얇은 산화막을 증착하는 공정이다.

도 2b를 참조하면, STI(20)가 형성된 반도체기판(10) 전면 상에 나이트라이드(Nitride)막(30)을 약 200Å 정도로 증착한다. 여기서, 나이트라이드막(30)을 액티브 영역에 해당하는 반도체기판(10) 상에만 증착할 수도 있다.

이어, 도 2c에 도시된 바와 같이, 증착된 나이트라이드막(30)을 패터닝한다.

그 패터닝에 의해 액티브 영역에 해당하는 반도체기판(10) 상에 나이트라이드(nitride)막 패턴(30a)을 형성한다. 그 나이트라이드막 패턴(30a)은 후속공정에서 하드마스크로써 사용된다. 그 나이트라이드막 패턴(30a)은 액티브 영역 중에서 모트가 발생할 수 있는 STI(20)의 코너부분을 제외한 부분에 형성된다. 즉, 액티브 영역의 중앙 부위만 남기고 모두 제거하여 나이트라이드막 패턴(30a)을 형성한다.

이어, 도 2d에 도시된 바와 같이, 나이트라이드막 패턴(30a)을 마스크로 사용하여 액티브 영역의 반도체기판(10) 상에 특히, 나이트라이드막 패턴(30a)이 형성되지 않은 노출 부위에 습식 산화공정을 진행하여 1차로 산화막(40)을 약 20Å 정도의 두께로 증착한다. 여기서, 상기 1차 산화막(40)은 터널 산화막(tunnel oxide)일 수 있다.

이후에, 마스크로 사용된 나이트라이드막 패턴(30a)을 인산용액을 사용하여 제거한다. 그리하여, 1차 산화막(40)으로 액티브 영역과 STI(20)의 경계영역 특히, STI(20)의 탑코너에서 산화막의 두께가 얇아지는 박막화 현상을 미리 보상한다.

이어, 도 2e에 도시된 바와 같이 1차 산화막(40)을 포함하는 액티브 영역의 반도체기판(10) 상에 다시 습식 산화공정을 진행하여 2차로 산화막(50)을 더 증착한다. 이때, 2차 산화막(50)의 증착 두께는 소자의 타켓 두께(Target thickness)에 상당하며, 2차 산화막(50)은 균일한 두께로 형성된다. 상기 1차 산화막(40)이 터널 산화막(tunnel oxide)임에 따라, 2차 산화막(50)도 터널 산화막일 수 있다.

상기와 같이 1차 및 2차에 걸쳐 일종의 게이터 산화막을 형성한다.

이후 반도체소자 제조를 위한 후속공정은 일반적인 공정을 따른다. 그러므로, 상세한 설명은 생략한다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1은 종래 기술에서 STI 코너 박막화(thinning) 현상을 나타낸 도면.

도 2a 내지 2e는 본 발명에 따른 반도체소자 제조 공정을 나타낸 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체기판 20 : STI

30a : 나이트라이드막 40 : 1차 산화막

50 : 2차 산화막

Claims (3)

1. 반도체기판에 액티브 영역을 정의하기 위한 소자분리막을 형성하는 단계;

   상기 소자분리막을 포함한 상기 반도체기판 상에 나이트라이드막을 증착하는 단계;

   상기 나이트라이드막을 패터닝하여, 상기 액티브 영역의 중앙부위에 남도록 나이트라이드(nitride)막 패턴을 형성하는 단계;

   상기 나이트라이드막 패턴을 마스크로 사용하여 상기 액티브 영역의 상기 반도체기판 상에 노출된 부위에 1차 산화막을 형성하는 단계;

   상기 마스크로 사용된 나이트라이드막 패턴을 제거하는 단계;

   상기 1차 산화막을 포함하는 상기 액티브 영역의 상기 반도체기판 상에 2차 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자 제조 방법.
2. 삭제
3. 제 1 항에 있어서, 상기 1차 산화막을 습식 산화공정으로 20Å으로 증착하는 것을 특징으로 하는 반도체소자 제조 방법.

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