KR101060611B1 - 매립게이트를 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립게이트 형성을 위한 게이트도전막의 건식식각 공정시 트렌치 탑코너에서 게이트절연막이 손상되는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 습식식각을 통해 상기 게이트도전막을 1차 리세스시키는 단계; 상기 트렌치 탑코너의 게이트절연막을 보호하는 보호막패턴을 형성하는 단계; 및 건식식각을 통해 상기 게이트도전막을 2차 리세스시켜 매립게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 매립게이트를 형성하기 위한 리세스 공정을 1차 습식식각, 2차 건식식각의 순서로 진행하되, 1차 습식식각과 2차 건식식각 사이에 트렌치 탑코너를 보호하는 보호막패턴을 미리 형성해주므로써 2차 건식식각시 트렌치 탑코너에서 게이트절연막의 플라즈마손상을 방지할 수 있는 효과가 있다.
매립게이트, 건식식각, 리세스, 플라즈마손상, 보호막, 후세정

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트를 구비한반도체장치 제조 방법에 관한 것이다.
반도체장치가 소형화(Shrink)되어 감에 따라 비트라인(BIT LINE)과 캐패시터의 콘택 면적 확보를 위해 워드라인(WORD LINE)을 기존의 실리콘기판 상부에서 실리콘기판의 하부에 위치하는 구조로 변경하게 되었다. 이와 같이, 워드라인을 실리콘기판 하부에 존재하게 하는 공정을 매립게이트(Buried Gate) 공정이라고 한다.
도 1a 내지 도 1d는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자분리막(12)을 형성한 후, 하드마스크막(13)을 형성한다.
이어서, 하드마스크막(13)을 식각장벽으로 반도체기판(11)과 소자분리막(12) 을 식각하여 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, 게이트절연막(15)을 형성하기 위한 산화공정을 진행한 후에 매립게이트로 사용되는 게이트도전막으로서 티타늄질화막(16)과 텅스텐막(17)을 증착하여 트렌치를 갭필한다.
도 1c에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정으로 평탄화한 후 플라즈마 건식 식각(Plasma Dry Etching) 공정으로 티타늄질화막(16A)과 텅스텐막(17A)을 일정 깊이 리세스시켜 매립게이트(BG)를 형성하고 있다.
도 1d에 도시된 바와 같이, 하드마스크막(13)을 제거한다.
그러나, 종래기술은 매립게이트 형성을 위한 플라즈마건식식각 공정시에 적어도 600∼650Å 정도를 리세스시켜야만 하므로, 플라즈마를 통한 건식식각에 의해 게이트절연막(15)이 손실되는 것을 피할 수 없다.
특히, 플라즈마 건식식각 공정시 트렌치 탑코너(Top corner)에서 게이트절연막(15)이 과도하게 식각되어(도 1c의 'A' 참조) 잔류 게이트절연막(Remain gate oxide)의 두께가 트렌치 측벽에 비해 얇아져서 반도체장치의 리프레시 특성이 열화된다.
도 2는 종래기술에 따른 매립게이트 형성후의 결과를 촬영한 사진으로서, 트렌치 탑코너('A')에서 게이트절연막이 얇아지고 있음을 알 수 있다.
이와 같이, 리프레시 특성이 열화되는 원인으로는 트렌치 탑코너의 게이트절연막이 얇아지는 현상(Gate oxide thining)에 의한 플라즈마손상(Plasma damage)에의한 것이다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 형성을 위한 게이트도전막의 건식식각 공정시 트렌치 탑코너에서 게이트절연막이 손상되는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 습식식각을 통해 상기 게이트도전막을 1차 리세스시키는 단계; 상기 트렌치 탑코너의 게이트절연막을 보호하는 보호막패턴을 형성하는 단계; 및 건식식각을 통해 상기 게이트도전막을 2차 리세스시켜 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 습식식각을 통해 상기 게이트도전막을 1차 리세스시키는 단계; 상기 트렌치 탑코너의 게이트절연막을 보호하는 보호막패턴을 형성하는 단계; 건식식각을 통해 상기 게이트도전막을 2차 리세스시켜 매립게이트를 형성하는 단계; 및 상기 매립게이트에 대해 후세정을 진행하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트를 형성하기 위한 리세스 공정을 1차 습식식각, 2차 건식식각의 순서로 진행하되, 1차 습식식각과 2차 건식식각 사이에 트렌치 탑코너를 보호하는 보호막패턴을 미리 형성해주므로써 2차 건식식각시 트렌치 탑코너에서 게이트절연막이 얇아지는 것을 방지할 수 있는 효과가 있다. 이로써, 플라즈마손상으로부터 게이트절연막을 보호하여 리프레시 특성 저하를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 바람직하게, 소자분리막(22)은 갭필특성이 우수한 스핀온절연막(SOD)을 사용하는데, 스핀온절연막은 폴리실라잔(PolySilaZane; PSZ)을 원료로 하는 실리콘산화막을 포함한다.
이어서, 하드마스크막(23)을 형성한다. 여기서, 하드마스크막(23)은 질화막을 포함한다.
이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(23)을 식각한 후에, 연속해서 하드마스크막(23)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(24)를 형성한다. 이때, 트렌치(24)는 반도체기판(바람직하게는 활성영역, 활성영역의 도면부호 생략)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(24)또한 라인형태이다. 활성영역과 소자분리막(22)을 동시에 식각하여 라인형태의 트렌치(24)가 형성된다. 단, 활성영역과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(24)의 깊이가 더 깊어질 수 있다.
도 3b에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(25)을 형성한다. 이때, 게이트절연막(25)은 실리콘산화막을 포함하며, 반도체기판(21)의 트렌치(24) 표면에만 형성될 수 있다.
도 3c에 도시된 바와 같이, 트렌치(24)를 갭필할 때까지 전면에 게이트도전막을 증착한다. 게이트도전막은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐 막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 게이트도전막은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막 및 탄탈륨질화막 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 이하, 게이트도전막은 티타늄질화막(26)과 텅스텐막(27)을 적층한 경우라고 가정한다. 티타늄질화막(26)은 50~60Å의 두께로 컨포멀하게 얇게 증착하고, 텅스텐막(27)은 티타늄질화막(26) 상에서 트렌치의 내부를 갭필하도록 900~1100Å두께로 증착한다.
도 3d에 도시된 바와 같이, 하드마스크막(23)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(23)의 표면에서 티타늄질화막과 텅스텐막이 제거되어 트렌치 내부를 채우는 티타늄질화막패턴(26A)과 텅스텐막패턴(27A)이 잔류한다.
이와 같이 CMP 공정을 진행한 후에 종래기술에서는 플라즈마건식식각, 즉 에치백 공정을 진행하였으나, 본 발명은 에치백공정을 진행하는 것이 아니라 습식식각을 통해 게이트도전막을 1차 리세스시킨다.
도 3e에 도시된 바와 같이, 게이트도전막을 습식식각을 통해 리세스시킨다. 습식식각은 황산(H2SO4)과 과수(H2O2)를 혼합한 용액을 이용하여 진행하며, 황산과 과수의 혼합비는 40:1∼60:1로 한다. 그리고, 습식식각시 온도는 80∼100℃ 범위로 한다.
이와 같이 황산과 과수의 혼합 용액을 이용하여 습식식각을 진행하면, 하드마스크막(23) 및 게이트절연막(25)에 대해 어택없이 티타늄질화막패턴과 텅스텐막 패턴을 선택적으로 식각할 수 있다. 습식식각에 의해 티타늄질화막패턴(26B)과 텅스텐막패턴(27B)은 100∼150Å 정도 리세스되어 잔류한다. 즉, 매립게이트가 형성되기 위한 총 리세스량 대비 일부만 습식식각을 통해 1차 리세스시킨다. 황산과 과수의 혼합용액에 대해 티타늄질화막패턴(26B)이 텅스텐막패턴(27B)보다 더 식각될 수 있다.
도 3f에 도시된 바와 같이, 전면에 보호막(28)을 얇게 실링한다. 이때, 보호막(28)은 질화막을 20∼30Å 두께로 증착하며, 후속 2차 리세스 공정시 게이트절연막(25)을 보호하는 역할을 한다.
도 3g에 도시된 바와 같이, 보호막(28)을 선택적으로 식각하여 하드마스크막(23)의 측벽 및 상부면과 트렌치의 탑코너에만 보호막패턴(28A)을 잔류시킨다. 질화막의 식각은 CF4,CHF3,O2 및 Ar의 혼합가스를 사용하여 진행하며, 바이어스파워(Bias power)를 200∼300W로 한다. 이와 같이 보호막을 선택적으로 식각하면, 텅스텐막패턴(27B)의 표면에서 보호막이 제거된다.
도 3h에 도시된 바와 같이, 건식식각, 특히 플라즈마건식식각을 이용한 에치백 공정을 통해 티타늄질화막패턴과 텅스텐막패턴을 추가로 2차 리세스시킨다. 이때, 건식식각을 통해 리세스량을 500∼700Å 범위로 조절한다.
건식식각시, 텅스텐막패턴은 Ar/SF6의 혼합가스를 이용하여 식각하고, 티타늄질화막패턴은 Ar,Cl2 및 BCl3의 혼합가스를 사용하여 식각한다. 건식식각은 플라즈마 건식식각이다.
2차 리세스 공정 이후에 1차 리세스공정보다 높이가 낮아진 티타늄질화막패턴(26C)과 텅스텐막패턴(27C)이 잔류한다. 이때, 건식식각시 사용된 가스에 따라 식각속도가 조절되어 티타늄질화막패턴(26C)과 텅스텐막패턴(27C)의 높이가 동일해질 수 있다.
상술한 바와 같이 보호막패턴(28A)이 트렌치 탑코너의 게이트절연막(25)을 덮고 있는 상태에서 플라즈마 건식식각에 의한 2차 리세스공정을 진행하므로 건식식각으로부터 트렌치 탑코너의 게이트절연막(25)이 플라즈마손상을 받지 않는다.
도 3i에 도시된 바와 같이, 후세정(Post cleaning)을 진행한다. 이와 같은 후세정을 통해 티타늄질화막패턴(26D)과 텅스텐막패턴(27D)의 식각률(Etch rate)을 조절할 수 있는데, 특히 티타늄질화막패턴(27D)의 리세스량을 크게 할 수 있다.
후세정 공정은 황산(H2SO4)과 과수(H2O2)를 40:1∼60:1로 혼합하여 1분∼5분 동안 진행하며, 후속하여 BOE(Buffered Oxide Etchant)를 이용하여 추가로 세정할 수 있다. BOE를 이용한 세정시간은 5초∼15초 범위로 한다.
상술한 바와 같은 후세정을 진행하면 텅스텐막패턴(27D)이 티타늄질화막패턴(26D)보다 식각속도가 느리게 된다. 이에 따라, 티타늄질화막패턴(26D)이 텅스텐막패턴(27D)보다 더 식각되어 높이가 낮아지게 되어 텅스텐막패턴(27D)과 게이트절연막(25) 사이에 갭(Gap)이 형성된다. 위와 같이, 텅스텐막패턴(27D)과 게이트절연막(25) 사이에 갭이 형성되도록 하면, 즉, 티타늄질화막패턴이 위치하지 않도록 하면, GIDL(Gate Induced Drain Leakage) 현상을 억제할 수 있다. 티타늄질화막패턴(26D)은 일함수(Workfunction)가 크기 때문에 NMOSFET을 구비한 DRAM 장치의 셀 구조에서 전기장이 증가하는 문제를 갖는다. 특히, 스토리지노드콘택홀과 비트라인콘택홀이 만나는 드레인접합영역에서는 전기장이 더욱 커지기 때문에 GIDL 특성이 나빠지게 된다.
아울러, 황산(H2SO4)과 과수(H2O2)의 혼합용액을 이용하여 후세정을 진행하면, 건식식각 이후에 측벽에 잔존하는 메탈기를 제거하여 신뢰성을 향상시킬 수 있는 효과도 얻을 수 있다.
또한, 후세정 공정을 통해 전 셀영역에서 매립게이트의 높이를 균일하게 유지할 수 있고, 이에 따라 매립게이트의 시트저항 변동(Rs variation)을 최소화할 수 있다.
도 3j에 도시된 바와 같이, 보호막패턴을 선택적으로 제거한다. 보호막패턴이 질화막이므로 인산(H3PO4) 등의 용액을 이용하여 스트립한다. 하드마스크막또한 질화막이므로, 보호막패턴을 제거하는 스트립공정시 동시에 제거될 수 있다.
위와 같이, 보호막패턴을 제거하기 위한 공정이 습식공정이므로 게이트절연막(25)이 손상되지 않는다.
도 4는 본 발명의 실시예에 따른 매립게이트 형성후의 결과를 촬영한 사진으로서, 도면부호 'B'와 같이 트렌치 탑코너에서 게이트절연막이 손상되지 않고 충분한 두께를 갖고 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면.
도 2는 종래기술에 따른 매립게이트 형성후의 결과를 촬영한 사진.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 매립게이트 형성후의 결과를 촬영한 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 하드마스크막 24 : 트렌치
25 : 게이트절연막 26C, 26D : 티타늄질화막패턴
27C, 27D : 텅스텐막패턴

Claims (22)

  1. 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;
    상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계;
    습식식각을 통해 상기 게이트도전막을 1차 리세스시키는 단계;
    상기 트렌치 탑코너의 게이트절연막을 보호하는 보호막패턴을 형성하는 단계; 및
    건식식각을 통해 상기 게이트도전막을 2차 리세스시켜 매립게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 보호막패턴과 하드마스크막은 질화막을 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 보호막패턴을 형성하는 단계는,
    상기 1차 리세스된 게이트도전막을 포함한 전면에 질화막을 증착하는 단계; 및
    상기 게이트도전막 표면을 노출시키면서 상기 트렌치 탑코너의 게이트절연막을 덮도록 상기 질화막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 질화막을 식각하는 단계는,
    CF4, CHF3, O2 및 Ar의 혼합가스를 사용하여 진행하는 반도체장치 제조 방법.
  5. 제3항에 있어서,
    상기 질화막은 20∼30Å 두께로 형성하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 1차 리세스시 리세스량은 100∼150Å 범위로 조절하고, 상기 2차 리세스시 리세스량은 500∼700Å 범위로 조절하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 2차 리세스 이후에,
    상기 보호막패턴과 하드마스크막을 스트립하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 스트립하는 단계는, 습식식각으로 진행하는 반도체장치 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트도전막은 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치 제조 방법.
  10. 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;
    상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계;
    습식식각을 통해 상기 게이트도전막을 1차 리세스시키는 단계;
    상기 트렌치 탑코너의 게이트절연막을 보호하는 보호막패턴을 형성하는 단계;
    건식식각을 통해 상기 게이트도전막을 2차 리세스시켜 매립게이트를 형성하는 단계; 및
    상기 매립게이트에 대해 후세정을 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 보호막패턴과 하드마스크막은 질화막을 포함하는 반도체장치 제조 방법.
  12. 제10항에 있어서,
    상기 보호막패턴을 형성하는 단계는,
    상기 1차 리세스된 게이트도전막을 포함한 전면에 질화막을 증착하는 단계; 및
    상기 게이트도전막 표면을 노출시키면서 상기 트렌치 탑코너의 게이트절연막을 덮도록 노출되도록 상기 질화막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 질화막을 선택적으로 식각하는 단계는,
    CF4, CHF3, O2 및 Ar의 혼합가스를 사용하여 진행하는 반도체장치 제조 방법.
  14. 제12항에 있어서,
    상기 질화막은 20∼30Å 두께로 형성하는 반도체장치 제조 방법.
  15. 제10항에 있어서,
    상기 1차 리세스시 리세스량은 100∼150Å 범위로 조절하고, 상기 2차 리세스시 리세스량은 500∼700Å 범위로 조절하는 반도체장치 제조 방법.
  16. 제10항에 있어서,
    상기 후세정 이후에,
    상기 보호막패턴과 하드마스크막을 스트립하는 단계를 더 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 스트립하는 단계는, 습식식각으로 진행하는 반도체장치 제조 방법.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 게이트도전막은 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 1차 리세스를 위한 습식식각은
    황산(H2SO4)과 과수(H2O2)를 40:1∼60:1로 혼합한 용액을 이용하여 진행하며, 습식식각시 온도는 80∼100℃ 범위로 하는 반도체장치 제조 방법.
  20. 제18항에 있어서,
    상기 2차 리세스를 위한 건식식각은,
    상기 텅스텐막은 Ar/SF6의 혼합가스를 이용하여 식각하고, 상기 티타늄질화막은 Ar,Cl2 및 BCl3의 혼합가스를 사용하여 식각하는 반도체장치 제조 방법.
  21. 제18항에 있어서,
    상기 후세정 공정은,
    황산(H2SO4)과 과수(H2O2)를 40:1~60:1로 혼합한 용액을 이용하여 1분∼5분 동안 진행하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 황산(H2SO4)과 과수(H2O2)의 혼합용액을 이용한 세정 이후에, BOE를 이용한 세정을 추가로 진행하는 반도체장치 제조 방법.
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