TWI816852B - 半導體結構的製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 75
- 238000005498 polishing Methods 0.000 claims abstract description 44
- 239000000126 substance Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 165
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000227 grinding Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Abstract
半導體結構的製造方法包括以下步驟。提供半導體基底。於半導體基底中形成溝槽。形成第一氧化物層於半導體基底上方並填滿溝槽。形成氮化物層於第一氧化物層上。形成第二氧化物層於氮化物層上。第一化學機械研磨步驟，用以移除第二氧化物層的一部分，並露出氮化物層的上表面的一部分。第一化學機械研磨步驟對於第二氧化物層的研磨率大於氮化物層的研磨率。第二化學機械研磨步驟，用以移除第二氧化物層的剩餘部分，並移除部分之氮化物層。第二化學機械研磨步驟對氮化物層的研磨率實質上等於第二氧化物層。
Description
本發明是有關於一種半導體結構的製造方法，特別是有關於溝槽隔離結構的製造方法。
於半導體裝置的製作過程中，倘若積體電路的表面呈現高低起伏的陡峭形貌，會增加後續在進行圖案轉移製程、化學機械研磨製程或其他膜層沉積製程時的困難。半導體業者大多會使用平坦化效果較佳的化學機械研磨製程來使半導體晶片能夠具有一平坦且規則的表面，達到半導體晶片表面的全面平坦化，以確保後續製程之良率。
本發明係有關於一種半導體結構的製造方法。
根據本揭露之一概念，提出一種半導體結構的製造方法，包括以下步驟。提供半導體基底。於半導體基底中形成溝槽。形成第一氧化物層於半導體基底上方並填滿溝槽。形成氮化物層於第一氧化物層上。形成第二氧化物層於氮化物層上。第一化學機械研磨步驟，用以移除第二氧化物層的一部分，並露出氮化物層的上表面的一部分。第一化學機械研磨步驟對於第二氧化
物層的研磨率大於氮化物層的研磨率。第二化學機械研磨步驟，用以移除第二氧化物層的剩餘部分，並移除部分之氮化物層。第二化學機械研磨步驟對氮化物層的研磨率實質上等於第二氧化物層。氮化物層經第二化學機械研磨步驟之後具有一平坦的上表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:半導體基底
104:墊層
106:氧化物墊層
108:氮化物膜
110:硬遮罩層
112:溝槽
114:襯層
116:保護層
118:氧化物膜
120:矽緩衝層
122:第一氧化物層
122D、124D、126D:凹部
124:氮化物層
126:第二氧化物層
151:第一化學機械研磨步驟
161:第二化學機械研磨步驟
171:回蝕刻步驟
第1圖至第6圖繪示一實施例之半導體結構的形成方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1圖至第6圖繪示一實施例之半導體結構的形成方法。
請參照第1圖，提供半導體基底102。半導體基底102可包括矽基板、絕緣體上覆矽(SOI)結構、或其它合適的半導體基底結構。墊層104可形成於半導體基底102的上表面上。墊層104可包括氧化物墊層106及氮化物膜108。氧化物墊層106可形成於半導體基底102的上表面上。氧化物墊層106例如包括氧化矽。氮化物膜108可形成在氧化物墊層106上。墊層104的氮化物膜108可稱為氮化物墊層。氮化物膜108例如包括氮化矽。硬遮罩層110可形成在墊層104的氮化物膜108上。硬遮罩層110可包括氧化物，例如氧化矽。可利用黃光微影製程圖案化硬遮罩層110，然後以圖案化的硬遮罩層110作為蝕刻遮罩進行蝕刻步驟，將圖案向下轉移至半導體基底102中而定義出溝槽112。襯層114可形成在溝槽112露出的半導體基底102的側表面與底表面上。襯層114可包括氮化物或氧化物或其組合，例如氮化矽或氧化矽或其組合。保護層116可形成在墊層104、硬遮罩層110與襯層114上。保護層116可包括氧化物膜118及矽緩衝層120。氧化物膜118可位在墊層104、硬遮罩層110與襯層114上。氧化物膜118例如包括氧化矽。矽緩衝層120可位在氧化物膜118上。
請參照第2圖，第一氧化物層122可形成在保護層116的矽緩衝層120上，並填滿溝槽112。第一氧化物層122包括氧化矽。第一氧化物層122可以流動式化學氣相沉積(FCVD)等合適
的方式形成。第一氧化物層122的上表面具有凹部122D對應在溝槽112的上方，其餘部分則可為實質上的平坦表面或平面。一實施例中，凹部122D的形態可能隨溝槽112的尺寸改變。舉例來說，形成在半導體基底102的溝槽112可具有不同的橫向尺寸，且溝槽112的橫向尺寸愈大，對應的凹部122D的縱向尺寸(例如深度)愈大。
一實施例中，可在形成第一氧化物層122之後進行退火步驟。退火步驟可包括例如溫度在1050℃以上的高溫製程，但不限於此，亦可使用其它合適的溫度進行高溫製程。矽緩衝層120可包括多晶矽或非晶矽，並可透過退火步驟轉變為氧化物，例如氧化矽。一實施例中，矽緩衝層120的多晶矽/非晶矽經退火步驟後係一部分轉變為氧化物。另一實施例中，矽緩衝層120的多晶矽/非晶矽經退火步驟後係全部轉變為氧化物。
請參照第3圖，氮化物層124形成在第一氧化物層122上。氮化物層124可為共形於第一氧化物層122的層膜，因此氮化物層124的上表面可類似第一氧化物層122的上表面，具有凹部124D對應在溝槽112/第一氧化物層122的凹部122D上方，其餘部分則可為實質上的平坦表面或平面。氮化物層124包括氮化矽。
第二氧化物層126形成在氮化物層124上。第二氧化物層126可為共形於氮化物層124的層膜，因此第二氧化物層126的上表面可類似氮化物層124的上表面，具有凹部126D對應在溝槽112/氮化物層124的凹部124D上方，其餘部分則可為實質上的
平坦表面或平面。第二氧化物層126包括氧化矽。第二氧化物層126的厚度大於氮化物層124的厚度。
請參照第4圖，利用第一化學機械研磨步驟151從第二氧化物層126的上表面向下進行研磨，直至露出氮化物層124的上表面，例如露出凹部124D以外的平坦表面或平面。第一化學機械研磨步驟151對於第二氧化物層126的研磨率大於氮化物層124的研磨率，例如對於第二氧化物層126的研磨率：對於氮化物層124的研磨率可為10：1。氮化物層124可用作第一化學機械研磨步驟151的研磨停止層。第二氧化物層126在第一化學機械研磨步驟151之後會剩餘位在氮化物層124的凹部124D中的部分，因此，氮化物層124的凹部124D造成的較大的上表面變化(最高點與最低點之間的高度差異)可利用第二氧化物層126獲得補償，使得第二氧化物層126與氮化物層124露出的總表面具有較小的變化。
請參照第5圖，利用第二化學機械研磨步驟161從氮化物層124與第二氧化物層126的上表面向下進行研磨，以完全移除第二氧化物層126。第二化學機械研磨步驟161對氮化物層124的研磨率實質上等於第二氧化物層126，例如對於氮化物層124的研磨率：對於第二氧化物層126的研磨率可為1：1。由於第二化學機械研磨步驟161是從總表面變化小的氮化物層124與第二氧化物層126開始進行，且第二化學機械研磨步驟161對氮化物層124與第二氧化物層126沒有蝕刻選擇性，因此氮化物層124經第二化學機械研磨步驟161之後可形成一平坦的上表面124S。
請參照第6圖，從氮化物層124的平坦(或平整)的上表面124S進行回蝕刻步驟171，以移除氮化物層124、部分的第一氧化物層122及保護層116、與硬遮罩層110，直到用作蝕刻停止層的氮化物膜108的上表面露出。回蝕刻步驟171可包括化學機械研磨方法或非等向性乾蝕刻方法。回蝕刻步驟171對於氧化物(例如氧化矽)、氮化物(例如氮化矽)與多晶矽/非晶矽可具有實質上相同的蝕刻率(移除率)。因此，無論矽緩衝層120經退火步驟(參第2圖相關內容)是全部轉變為氧化物、或部分轉變為氧化物(即具有未被氧化的多晶矽/非晶矽)，回蝕刻步驟171對第一氧化物層122、氮化物層124及矽緩衝層120具有實質上相同的蝕刻率。由於此回蝕刻步驟171是從氮化物層124的平坦(或平整)的上表面124S開始進行，且對所移除之位在氮化物膜108的上表面上的材料層具有實質上相同的蝕刻率，因此，從回蝕刻步驟171留下的位在溝槽112中的第一氧化物層122能具有平坦(或平整)的上表面，齊平於氮化物膜108的上表面，亦即。氮化物膜108與位在溝槽112中的第一氧化物層122具有共平面。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102:半導體基底
104:墊層
106:氧化物墊層
108:氮化物膜
110:硬遮罩層
114:襯層
116:保護層
118:氧化物膜
120:矽緩衝層
122:第一氧化物層
124:氮化物層
126:第二氧化物層
151:第一化學機械研磨步驟
Claims (15)
- 一種半導體結構的製造方法，包括：提供一半導體基底；於該半導體基底中形成一溝槽；形成一第一氧化物層於該半導體基底上方並填滿該溝槽；形成一氮化物層於該第一氧化物層上；形成一第二氧化物層於該氮化物層上；一第一化學機械研磨步驟，用以移除該第二氧化物層的一部分，並露出該氮化物層的一上表面的一部分，其中該第一化學機械研磨步驟對於該第二氧化物層的研磨率大於該氮化物層的研磨率；及一第二化學機械研磨步驟，用以移除該第二氧化物層的一剩餘部分，並移除部分之該氮化物層，其中該第二化學機械研磨步驟對該氮化物層的研磨率實質上等於該第二氧化物層，且該氮化物層經該第二化學機械研磨步驟之後具有一平坦的上表面。
- 如請求項1所述的半導體結構的製造方法，其中該第一氧化物層包括氧化矽，該氮化物層包括氮化矽，該第二氧化物層包括氧化矽。
- 如請求項1所述的半導體結構的製造方法，更包括一回蝕刻步驟，對該氮化物層與該第一氧化物層進行。
- 如請求項3所述的半導體結構的製造方法，其中該回蝕刻步驟包括化學機械研磨方法或非等向性乾蝕刻方法。
- 如請求項3所述的半導體結構的製造方法，更包括形成一氮化物膜在該半導體基底的一上表面上，其中該第一氧化物層形成在該氮化物膜的上方，該氮化物膜用作該回蝕刻步驟的蝕刻停止層。
- 如請求項5所述的半導體結構的製造方法，更包括形成一矽緩衝層在該氮化物膜上，其中該第一氧化物層形成在該矽緩衝層上，其中該回蝕刻步驟更對該矽緩衝層進行。
- 如請求項6所述的半導體結構的製造方法，其中該回蝕刻步驟對該第一氧化物層、該氮化物層及該矽緩衝層具有實質上相同的蝕刻率。
- 如請求項6所述的半導體結構的製造方法，其中該矽緩衝層包括多晶矽或非晶矽。
- 如請求項5所述的半導體結構的製造方法，其中藉由該回蝕刻步驟，該氮化物膜的一上表面齊平該第一氧化物層的一上表面。
- 如請求項1所述的半導體結構的製造方法，其中該氮化物層的該上表面具有一凹部對應該溝槽的上方，該第二氧化物層的該剩餘部分在該凹部上。
- 如請求項1所述的半導體結構的製造方法，其中該第一氧化物層、該氮化物層及該第二氧化物層的上表面具有一凹部對應該溝槽的上方。
- 如請求項1所述的半導體結構的製造方法，更包括：形成一墊層於該半導體基底的一上表面上；形成一硬遮罩層於該墊層上；形成一襯層在該溝槽露出的該半導體基底的一側表面上；及形成一保護層於該墊層、該硬遮罩層、該襯層上，其中該第一氧化物層形成在該保護層上。
- 如請求項12所述的半導體結構的製造方法，其中該墊層包括一氧化物墊層及一氮化物墊層在該氧化物墊層上，該硬遮罩層包括氧化物，該保護層包括一氧化物膜及一矽緩衝層在該氧化物膜上。
- 如請求項13所述的半導體結構的製造方法，其中該矽緩衝層包括多晶矽或非晶矽，該方法更包括在該形成該第一氧化物層之後進行一退火步驟。
- 如請求項1所述的半導體結構的製造方法，用以形成一淺溝槽隔離結構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW108128353A TWI816852B (zh) | 2019-08-08 | 2019-08-08 | 半導體結構的製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW108128353A TWI816852B (zh) | 2019-08-08 | 2019-08-08 | 半導體結構的製造方法 |
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| Publication Number | Publication Date |
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| TW202107540A TW202107540A (zh) | 2021-02-16 |
| TWI816852B true TWI816852B (zh) | 2023-10-01 |
Family
ID=75745492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| TW108128353A TWI816852B (zh) | 2019-08-08 | 2019-08-08 | 半導體結構的製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI816852B (zh) |
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