JP2007521667A - トライゲートトランジスタ及びその製造方法 - Google Patents
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Abstract
本発明の実施形態は、均一なシリコンボディ高さをもたらすＳＯＩトランジスタの製造方法を提供する。一実施形態では、犠牲酸化物層が半導体基板上に配置される。酸化物層はトレンチを形成するようにエッチングされ、トレンチは半導体材料で充填される。そして、半導体材料は酸化物層の残部を用いて平坦化され、その後、酸化物層の残部は除去される。こうして露出された半導体フィンは仕様の許容範囲内で均一な高さを有する。
Description
本発明の実施形態は、概して集積回路装置の製造に関し、より具体的にはトライゲートトランジスタの製造に関する。
集積回路装置（ＩＣ装置）の機能数を増加させる傾向が続いている。トランジスタの大きさが小さくなるに連れ、現状のトランジスタ製造プロセスの重大な問題が明らかになってきている。例えば、典型的なシリコン・オン・インシュレータ（ＳＯＩ）トランジスタは、基板表面を絶縁体（例えばガラス又はシリコン酸化物）層で覆うことによって製造される。そして、第２のシリコンウェハが絶縁層に接合され、所望の厚さ（すなわち、トランジスタの寸法で決定されるように）に薄化される。この薄化プロセスは高精度で制御することが困難である。
図１Ａ乃至１Ｄはトライ（tri）ゲートＳＯＩトランジスタを従来技術に従って作成するための製造プロセスの一部を例示している。図１Ａに示されるように、典型的にシリコン基板であるキャリアウェハ101は、その上に配置された典型的に二酸化シリコンである絶縁層102を備えている。例えば、二酸化シリコン層はシリコン基板上に成長され得る。
図１Ｂに示されるように、トランスファウェハ103が絶縁層102に接合されるが、これは接合形成を容易にし得る。キャリアウェハの絶縁層への接合形成は熱誘起水素結合プロセスによってもたらされる。トランスファウェハは、例えばシリコンとすることができ、約600μmの厚さである。
そして、トランスファウェハはトランジスタ寸法に基づく所望の厚さまで薄化される。典型的に、この厚さはおよそ50nmから100nmである。トランスファウェハの薄化は幾つかある一般的なプロセスの何れかによって達成される。例えば、トランスファウェハを所望の厚さまで研削するためにウェットエッチング及び研磨プロセスが用いられる。トランスファウェハを薄化する代替方法には、トランスファ層に水素を注入してトランスファウェハの弱い部分を作り出すことが含まれる。そして、水素がドープされた界面が高温で固着されるように接合対が加熱される。続いて、トランスファウェハの表面が研磨又は他の手法で処理されることにより、表面が平坦化され、或いは厚さがさらに低減される。上記方法により、およそ数百Å以内の厚さ制御が実現される。図１Ｃに示されるように、トランスファウェハ103はトランジスタのシリコンボディの所望寸法に薄化され、薄膜層104が得られる。薄膜層104の厚さは所望のシリコンボディ高さ（HSi）によって決定される。そして、薄膜層104はトランジスタのシリコンボディを作り出すように選択的にエッチングされる。図１Ｄに示されるように、リソグラフィ技術を用いて薄膜層104を選択的にエッチングすることにより、所望のボディ幅（WSi）及びボディ高さ（HSi）を有するシリコンボディ105が得られる。
典型的なトランジスタ設計技術では、ゲート長はHSiに比例し、ゲート長の約1/3に等しいHSiを有する。ゲート長が約20nmから100nmの典型的なトランジスタでは、所望のHSiは約20nmより大きい。現状の製造方法を用いる場合、適当な薄膜層を作り出すことは可能である。しかしながら、ゲート長、そしてそれに従って所望のHSiが小さくなるに連れ、現状の製造方法は深刻な問題を示すことになる。
特性が均一なトランジスタを製造するためには、HSiの値がウェハ全体で均一でなければならない。例えば、トランジスタの閾電圧はHSiに正比例するが、この閾電圧は約10％を超えてばらついてはならない。従って、HSiを決める薄膜層の厚さは10％を超えてばらついてはならない。
薄膜層を得るためのトランスファウェハの薄化方法は、約10％を超えてばらつかないような約20nm厚さの薄膜層を製造することができる。しかしながら、これらの方法は一層薄い薄膜層について所望の均一性を実現することができない。従って、ＳＯＩの現状の製造方法は、約50nm未満のゲート長を有するトランジスタを生み出すことができないものである。
さらに、キャリアウェハとトランスファウェハとの接合プロセス、及びトランスファウェハの所望厚さへの薄化プロセスは、コストが高いとともに制御が難しいものである。
本発明は、トライゲートトランジスタ及びその製造方法を提供することを目的とする。
以下の記載では、多数の具体的な詳細事項が説明される。しかしながら、本発明の実施形態はこれらの具体的な詳細事項なしで実施されてもよいことは理解されるところである。その他、周知の回路、構造及び技術については、本記載を不明瞭としないため詳細には説明しない。
本明細書を通じて、“一実施形態”への言及は、本発明の少なくとも１つの実施形態に、その実施形態に関連して述べられる特別な機構、構造又は特質が含まれることを意味する。従って、本明細書を通じて様々な箇所で“一実施形態において”又は“一実施形態では”という語句が現れることは、必ずしも全てが同一の実施形態を参照するわけではない。さらに、特別な機構、構造又は特質は１以上の実施形態において任意の適当な方法で組み合わせられ得る。
さらに、発明の特徴は開示される単一の実施形態の全機構中の一部にある。故に、請求項の各々は本発明の別個の実施形態としてそれ自身に基づきながら、特許請求の範囲は発明の開示に明確に組み込まれる。
図２は、本発明の一実施形態に従ったシリコンボディ高さHSiの均一性を向上させるプロセスを例示している。プロセス200は、図２に示されるように工程205に始まり、そこでトレンチ層が基板層上に設けられる。一実施形態では、トレンチ層は化学気相堆積（ＣＶＤ）プロセスを用いて基板層上に設けられる。一実施形態では、基板層はシリコンである。代わる実施形態では、基板層は例えばゲルマニウム（Ge）又はガリウム砒素（GaAs）等の他の半導体材料でもよい。一実施形態では、トレンチ層の厚さはトランジスタのゲート長の仕様に基づいて決定される。すなわち、トレンチ層の厚さは所望のHSiの値に等しく選定される。
工程210にて、トレンチ層の選択された部分が除去され、それにより溝部が形成される。一実施形態では、トレンチ層は伝統的なエッチングプロセスを用いて選択的にエッチングされ得る材料である。種々の代わりの実施形態では、トレンチ層は異なる材料である各々の材料を有する複数層から成る。このような一実施形態では、トレンチ層の複数層は別々のエッチングプロセスに対して敏感になる。
工程215にて、工程210によって形成された溝部が半導体材料（例えば、シリコン）で充填される。一実施形態では、溝部は選択性エピタキシャルプロセスを用いてエピタキシャルシリコンで充填される。代わりの実施形態では、溝部はその他の手法で充填される。例えば、溝部は全面堆積プロセスを用いてポリシリコンで充填されてもよい。
工程220にて、余分な半導体材料が除去される。すなわち、溝部を充填する半導体材料の、トレンチ層の残部の表面上に延在する部分が除去される。一実施形態では、化学機械研磨（ＣＭＰ）を用いて半導体材料表面が平坦化される。
工程225にて、トレンチ層の残部が除去され、半導体フィン（すなわち、溝部を充填する半導体材料）が露出される。一実施形態では、半導体フィンの高さは５％未満の範囲で均一である。
図３Ａ乃至３Ｇは、本発明の一実施形態に従ったトライゲートトランジスタの製造を例示している。図３Ａはシリコン基板301を示している。複数層のトレンチ層がシリコン基板301上に設けられている。トレンチ層は第１の酸化物（例えば、SiO2）層302、窒化物（例えば、Si3N4）層303、及び第２の酸化物（例えば、SiO2）層304から成る。最終的にトライゲートボディの厚さHSiは第２の酸化物層の厚さで決定されることになるが、その厚さはまさに制御可能な厚さである。
図３Bは、トランジスタボディを規定するフォトレジストマスク層305の塗布を例示している。フォトレジストマスク層305のパターン形成により、シリコンボディの幅WSiが決定される。
図３Ｃは、溝部306a及び306bを規定するための、トレンチ層のエッチングを例示している。一実施形態では、一連の相異なる３つのドライエッチングプロセスが用いられる。上記の一実施形態では、窒化物層303がエッチング停止層として働く選択性ドライエッチングプロセスを用いて、第２の酸化物層304がエッチングされる。そして、第１の酸化物層302がエッチング停止層として働く異なる選択性ドライエッチングプロセスを用いて、窒化物層303がエッチングされる。最後に、シリコン基板301表面で停止するに十分な選択性を有するドライエッチングプロセスを用いて、第１の酸化物層302がエッチングされる。
図３Ｄは、フォトレジスト層305が剥離された後に、溝部306a及び306bをシリコン307で充填する工程を例示している。上述したように、エピタキシャル成長又はポリシリコンの全面堆積を含め、溝部は種々の代替方法によってシリコンで充填されてもよい。
図３Ｅは、第２の酸化物層304の高度まで平坦化されたシリコン307を例示している。一実施形態では、平坦化はＣＭＰプロセスを用いて実現される。一実施形態では、第２の酸化物層304を除去するために研磨プロセスが用いられ、窒化物層303が研磨停止層として用いられる。上記の一実施形態では、研磨は酸化物と窒化物との間で高い選択性を有する。代わりの実施形態では、第２の酸化物層304が窒化物層303まで選択的にエッチングされる。続いて、窒化物層303が、例えばリン酸を使用するウェットエッチングプロセスによってエッチングされる。このプロセスでは第１の酸化物層302がエッチング停止層として働く。
図３Ｆは、トレンチ層（例えば、第２の酸化物層304及び窒化物層303）の除去で露出されたトライゲートトランジスタのシリコンボディを例示している。図３Ｆに示されるように、トレンチ層の一部（例えば、第１の酸化物層302）は、後述するようにトランジスタの有益な特性を達成するために残されてもよい。ゲートボディを形成するシリコン307は仕様の許容範囲内の均一な高さを有する。一実施形態では、シリコン307の高さHSiは約10nmであり、かつ５％の範囲内で均一である。
図３Ｇは、シリコン307を囲むゲート308の形成によって組み立てられたトライゲートトランジスタを例示している。ゲート308は、例えば、金属又は技術的に知られている他の好適な材料とすることができる。
本発明の実施形態は様々な工程を含んでいる。多くの方法はそれらの最も基本的な形態で述べられているが、本発明の基本的な範囲を逸脱することなく、如何なる方法に対しても工程が追加、あるいは削除されてもよい。例えば、図２の工程205にて述べられたトレンチ層は、様々な代替材料にて基板上に設けられてもよく、また、図３Ａに例示されるように複数の層で構成されてもよい。さらに、トレンチ層の一部は利点をもたらすように残されてもよい。図３Ｆ及び３Ｇに示されるように、第１の酸化物層の一部は、トランジスタの付随的なキャパシタンスを低減するために残される。
上述のように、トレンチ層に形成された溝部は、例えばポリシリコンの全面堆積等を含む、多数の手法にてシリコンを充填されてもよい。ポリシリコンの全面堆積が用いられる一実施形態では、シリコンを単結晶に焼きなますために堆積後にアニール処理が用いられる。
本発明について幾つかの実施形態を用いて述べてきたが、本発明はこれらの実施形態に限定されるものではなく、本発明の意図及び範囲内の変更及び代替とともに実施され得ることは当業者に理解されるところである。故に、本明細書は限定的なものとしてではなく例示的なものとして見なされるものである。
Claims (23)
- 半導体基板上にトレンチ層を設ける工程；
該トレンチ層の一部を該トレンチ層の残部が１つ以上の溝部を形成するように選択的に除去する除去工程であり、該トレンチ層の一部の除去が前記半導体基板を露出させる除去工程；
前記１つ以上の溝部を半導体材料で充填する工程；
前記１つ以上の溝部から余分な半導体材料を除去する工程；及び
前記半導体材料を１つ以上の半導体フィンとして露出させるように、前記トレンチ層の追加部分を除去する工程；
を有する方法。 - 請求項１に記載の方法であって、前記トレンチ層が複数の層から成るところの方法。
- 請求項２に記載の方法であって、前記複数の層が、前記半導体基板上に配置された第１酸化物層、該第１酸化物層上に配置された窒化物層、及び該窒化物層上に配置された第２酸化物層を含むところの方法。
- 請求項３に記載の方法であって、前記トレンチ層の追加部分を除去する工程が、前記第２酸化物層の残存部分、及び前記窒化物層の残存部分を除去すること、並びに前記第１酸化物層の残存部分の少なくとも一部分を残すことを有するところの方法。
- 請求項１に記載の方法であって、前記１つ以上の溝部が約10nmの深さを有するところの方法。
- 請求項５に記載の方法であって、前記１つ以上の半導体フィンが５％の範囲内で均一な約10nmの高さを有するところの方法。
- 請求項１に記載の方法であって、前記１つ以上の溝部から余分な半導体材料を除去する工程が、該半導体材料を前記トレンチ層の表面に平坦化することを含むところの方法。
- 請求項７に記載の方法であって、前記平坦化することが化学機械研磨プロセスによって達成されるところの方法。
- 請求項１に記載の方法であって、前記１つ以上の溝部を半導体材料で充填する工程が、該１つ以上の溝部内に該半導体材料をエピタキシャル成長させることを含むところの方法。
- 請求項１に記載の方法であって、前記１つ以上の溝部を半導体材料で充填する工程が、半導体材料の全面堆積を含むところの方法。
- 基板；及び
前記基板に形成された１つ以上のトランジスタであり、各トランジスタが半導体ボディを有し、各半導体ボディが20nm未満の高さを有し、且つ、各半導体ボディの該高さが仕様の高さの５％の許容範囲内で均一であるところの１つ以上のトランジスタ；
を有する集積回路装置。 - 請求項１１に記載の集積回路装置であって、前記１つ以上のトランジスタがトライゲートトランジスタであるところの集積回路装置。
- 請求項１２に記載の集積回路装置であって、各半導体ボディが約10nmの高さを有するところの集積回路装置。
- 半導体基板上に第１酸化物層を設ける工程；
該第１酸化物層上に窒化物層を設ける工程；
該窒化物層上に第２酸化物層を設ける工程；
１つ以上の溝部を形作るように前記第２酸化物層及び前記窒化物層の一部を選択的にエッチングする工程；
前記１つ以上の溝部を半導体材料で充填する工程；
前記１つ以上の溝部から余分な半導体材料を除去する工程；及び
１つ以上の半導体ボディが形成されるように前記第２酸化物層及び前記窒化物層の残部を選択的にエッチングする工程；
を有する方法。 - 請求項１４に記載の方法であって、前記１つ以上の溝部が約10nmの深さを有するところの方法。
- 請求項１４に記載の方法であって、前記１つ以上の半導体ボディが５％の範囲内で均一な20nm未満の高さを有するところの方法。
- 請求項１６に記載の方法であって、前記１つ以上の半導体ボディが約10nmの高さを有するところの方法。
- 請求項１４に記載の方法であって、前記１つ以上の溝部から余分な半導体材料を除去する工程が、該半導体材料を前記第２酸化物層の表面に平坦化することを含むところの方法。
- 請求項１８に記載の方法であって、前記平坦化することが化学機械研磨プロセスによって達成されるところの方法。
- 請求項１４に記載の方法であって、前記１つ以上の溝部を半導体材料で充填する工程が、該１つ以上の溝部内に該半導体材料をエピタキシャル成長させることを含むところの方法。
- 請求項１４に記載の方法であって、前記１つ以上の溝部を半導体材料で充填する工程が、半導体材料の全面堆積を含むところの方法。
- 請求項１４に記載の方法であって、前記半導体基板が、シリコン、ゲルマニウム、及びガリウム砒素を含むグループから選択された半導体材料から成るところの方法。
- 請求項１４に記載の方法であって、前記半導体基板がシリコンから成り、前記第１酸化物層がSiO2から成り、前記窒化物層がSi3N4から成り、且つ前記第１酸化物層がSiO2から成るところの方法。
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