JP2009218479A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】絶縁体2上の膜厚の異なる半導体層3a,3bにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層3a,3bを絶縁体上に形成する。そして、半導体層3a,3b上にゲート絶縁膜5a,5bを形成し、ゲート絶縁膜5a,5b上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜8aをマスクに用いてゲート電極材料をパターニングしてゲート電極11,12を形成する。
【選択図】図4
Description
この構成によれば、膜厚の異なる半導体層間に生じている段差が犠牲膜により埋められ、例えばこの犠牲膜の表面を研磨することで平坦な犠牲膜を形成することができる。
このようにすれば、犠牲膜が平坦化されるので、例えば犠牲膜上にレジストを均一に塗布することが可能となる。このように均一に塗布されたレジストは、露光時にフォーカスズレが生じることがないので、精度良くレジストマスクを形成することが可能となる。よって、寸法精度の高いレジストマスクを用いることで犠牲膜についても精度良くパターニングすることが可能となる。したがって、精度良くパターニングされた犠牲膜をマスクとしてパターニングされるゲート電極についても寸法精度が高いものとなる。
この構成によれば、第1犠牲膜を平坦化工程時におけるストッパー膜として機能させることができ、ゲート電極材料にダメージを与えることなく、犠牲膜の平坦化処理を良好且つ簡便に実行することが可能となる。
これにより、ゲート電極材料のパターニングを良好に行うことが可能となる。
この構成によれば、例えば半導体層にミクロンオーダーのような大きな段差が生じている場合においても、犠牲膜によって段差を短時間で埋めることが可能となる。
まず、図3(b)に示されるように、平坦化処理が施された犠牲膜8上にレジストを塗布し、フォトリソグラフィ工程によってパターニングすることでレジストマスクM1を形成する。
Claims (6)
- 絶縁体上の膜厚の大きな半導体層と膜厚の小さな半導体層とにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法において、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とを前記絶縁体上に形成する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料を積層する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とで、略平坦化されるように、犠牲膜を形成する工程と、
前記犠牲膜及び前記ゲート電極材料をパターニングして、ゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記犠牲膜は、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層との間に生じている段差よりも大きな膜厚を有するように前記ゲート電極材料上に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記犠牲膜の形成工程が、前記犠牲膜の表面を平坦化する工程を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記犠牲膜は、第1犠牲膜と第2犠牲膜とを順に積層することで形成され、前記犠牲膜の平坦化処理においては、前記膜厚の大きな半導体層上に形成された前記第1犠牲膜を露出させるまで前記第2犠牲膜を研磨することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記第1犠牲膜からなるマスクを用いて前記ゲート電極材料をパターニングすることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記犠牲膜の構成材料として、前記ゲート電極材料よりも成膜レートの高い材料を用いることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
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Citations (2)
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---|---|---|---|---|
JP2002231819A (ja) * | 2001-01-30 | 2002-08-16 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2005286141A (ja) * | 2004-03-30 | 2005-10-13 | Seiko Epson Corp | 半導体装置の製造方法 |
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Patent Citations (2)
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