CN103578995B - 形成FinFET的方法 - Google Patents
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Abstract
本发明公开了一种形成FinFET的方法，该方法利用硬掩膜在刻蚀中能够保持良好的表面粗糙度的性质，通过硬掩膜形成半导体鳍状物的形貌，再进行湿法刻蚀去除硬掩膜，以形成凹槽，并在半导体基底和由相对于湿法刻蚀剂呈现低选择性的介质材料构成的该凹槽内外延形成半导体鳍状物，使得外延生长的该半导体鳍状物表面继承了硬掩膜良好的表面粗糙度，进而提高了半导体器件的性能。
Description
技术领域
本申请涉及半导体制造领域，尤其涉及一种形成FinFET（FinField-effecttransistor，鳍式场效晶体管）的方法。
背景技术
随着半导体技术的发展，作为其发展标志之一的金属氧化物半导体晶体管(MOSFET)的特征尺寸一直遵循摩尔定律不断缩小。为了适应集成电路小型化和高性能的要求，近些年来，三维集成技术得到广泛重视，以MOS为例，即发展出水平多面栅结构、纵向多面栅结构等三维结构。
三维结构的多面栅MOSFET可根据栅与衬底平行或是垂直的位置关系直观的分为水平多面栅MOSFET(PlanarDG)以及纵向多面栅MOSFET。另外，根据电流流向与衬底的关系纵向多面栅MOSFET又分为FinFET（FinField-effecttransistor，鳍式场效晶体管）结构(电流方向平行于衬底)和Sidewall结构(电流方向垂直于衬底)。
图1a~图1d示出了典型的FinFET结构制造流程，如图1a所示，提供半导体基底10，所述半导体基底10上预定义有多个半导体鳍状物位置，在半导体基底10上依次形成衬垫氧化层11和硬掩膜层（未示出），图案化硬掩膜层，使图案化的硬掩膜层12对应覆盖于所述预定义的多个半导体鳍状物位置；如图1b所示，以所述图案化的硬掩膜层12为屏蔽，刻蚀所述半导体基底10，以形成半导体鳍状物13，并在各个半导体鳍状物13之间形成凹陷14；如图1c所示，以介电材料15，如高密度等离子体（HDP）氧化物、四乙氧基硅烷（TEOS）氧化物等，填充凹陷14，通过化学机械研磨平坦化，并去除硬掩膜层及衬垫氧化物层，以暴露所述半导体鳍状物13的顶面；如图1d所示，回刻所述填充于所述凹陷14的介电材料，以暴露预定高度的半导体鳍状物13，并在所述半导体鳍状物13表面热氧化形成栅介质层16，最后沉积多晶硅或金属17，以在半导体基底10上形成垂直于所述半导体鳍状物13延伸方向的栅极17。
在FinFET结构的实际制造过程中，半导体基底10的材料一般为单晶硅，进行刻蚀形成半导体鳍状物时，由于对单晶硅刻蚀难以精确控制，因此在形成高纵身比的半导体鳍状物时，其表面（即刻蚀后的表面）粗糙度较高，进而导致其表面上形成的栅介质层中存在电荷捕获陷阱，进而影响器件性能。
发明内容
鉴于现有技术的缺陷，本发明提供一种形成FinFET的方法，避免了在形成半导体鳍状物时其表面形貌粗糙度较高，进而影响器件的问题。
本发明采用的技术手段如下：一种形成FinFET的方法，包括：
提供半导体基底，所述半导体基底上预定义有半导体鳍状物的位置；
在所述半导体基底上形成第一硬掩膜层，所述第一硬掩膜层可被第一刻蚀剂湿法刻蚀去除；
在所述第一硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层覆盖所述预定义的半导体鳍状物位置；
以所述图案化的光阻胶层为屏蔽，干法刻蚀第一硬掩膜层，以形成图案化第一硬掩膜，相邻所述图案化第一硬掩膜之间形成有凹陷，所述凹陷底部暴露所述半导体基底表面；
沉积介质材料填充所述凹陷，并进行化学机械研磨，以暴露所述第一硬掩膜层，所述介质材料对所述第一刻蚀剂呈现低选择性；
通过所述第一刻蚀剂进行湿法刻蚀，以形成凹槽，所述凹槽底部暴露所述半导体基底；
在所述凹槽内的半导体基底上外延形成半导体层；
湿法刻蚀去除部分所述介质材料，以暴露部分半导体层，并以暴露的所述半导体层作为半导体鳍状物；
在所述半导体鳍状物表面热氧化形成栅介质层
在所述栅介质层表面形成栅极。
进一步，刻蚀形成图案化第一硬掩膜层之后，沉积介质材料填充所述凹陷之前还包括：
沉积第二硬掩膜层，所述第二硬掩膜层覆盖所述图案化第一硬掩膜层表面及所述凹陷底部暴露的半导体基底表面，所述第二硬掩膜层的厚度小于所述凹陷的水平宽度的二分之一，所述第二硬掩膜层的材料与所述第一硬掩膜层的材料相同；
执行干法刻蚀，以去除所述凹陷底部暴露的半导体基底表面上的所述第二硬掩膜层，并在所述第一硬掩膜层的两侧形成侧壁层。
进一步，所述第一硬掩膜的材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
进一步，所述第二硬掩膜的材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
进一步，所述介质材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
进一步，所述第一硬掩膜层及第二硬掩膜层的材料为SiN，所述介质材料为SiO2。
进一步，所述第一刻蚀剂为热磷酸。
进一步，所述外延形成的半导体层的材料为Si、SiGe、SiC、Ge、III-V族化合物半导体之一。
进一步，所述半导体层为掺杂或未掺杂的材料，杂质为B、F、N、P、As、In、Cl、Sb、Ge、C之一。
进一步，所述第一硬掩膜层的厚度为20nm至2000nm，所述第二硬掩膜层的厚度为2nm至200nm。
采用本发明提供的形成FinFET的方法，利用硬掩膜在刻蚀中能够保持良好的表面粗糙度的性质，通过硬掩膜形成半导体鳍状物的形貌，再进行湿法刻蚀去除硬掩膜，以形成凹槽，并在半导体基底和由相对于湿法刻蚀剂呈现低选择性的介质材料构成的该凹槽内外延形成半导体鳍状物，使得外延生长的该半导体鳍状物表面继承了硬掩膜良好的表面粗糙度，进而提高了半导体器件的性能。
附图说明
图1a~图1d为现有技术形成FinFET方法的结构流程示意图；
图2为本发明公开的一种形成FinFET的方法流程图；
图3a~图3g为本发明一种形成FinFET方法的结构流程示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明提供的方法是基于以下构思实现的：
硬掩膜材料相对于半导体基底（如单晶硅）来说在进行刻蚀时可以保持良好的表面形貌，是以可以借助该性质实现进行形貌的转移；进一步，选择一种介质材料，该介质材料具有如下特殊性，即相对于可以刻蚀硬掩膜材料的湿法刻蚀剂，该介质材料呈现低选择性，由该介质材料匹配硬掩膜形貌，利用该湿法刻蚀剂去除硬掩膜后，该介质材料匹配硬掩膜形貌的表面依旧保留，并在原硬掩膜位置重新生长半导体层，由于该半导体层生长时受介质材料表面的限制，可实现该半导体层继承原硬掩膜的形貌。
基于上述构思，如图2所示，本发明提供了一种形成FinFET方法，步骤包括：
提供半导体基底，半导体基底上预定义有半导体鳍状物的位置；
在半导体基底上形成第一硬掩膜层，第一硬掩膜层可被第一刻蚀剂湿法刻蚀去除；
在第一硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层覆盖预定义的半导体鳍状物位置；
以图案化的光阻胶层为屏蔽，干法刻蚀第一硬掩膜层，以形成图案化第一硬掩膜，相邻图案化第一硬掩膜之间形成有凹陷，凹陷底部暴露半导体基底表面；
沉积介质材料填充凹陷，并进行化学机械研磨，以暴露第一硬掩膜层，介质材料对第一刻蚀剂呈现低选择性；
通过第一刻蚀剂进行湿法刻蚀，以形成凹槽，凹槽底部暴露半导体基底；
在凹槽内的半导体基底上外延形成半导体层；
湿法刻蚀去除部分介质材料，以暴露部分半导体层，并以暴露的半导体层作为半导体鳍状物；
在半导体鳍状物表面热氧化形成栅介质层
在栅介质层表面形成栅极。
作为本发明的一种典型实施例，以下结合附图3a~3g对本发明的技术手段进行详细阐述。
如图3a所示，提供半导体基底20，其材料优选为单晶硅，半导体基底20上预定有有源区（未标示），且预定义的有源区中预定义有半导体鳍状物的位置（未示出）；在半导体基底20上形成有第一硬掩膜层21，其中第一硬掩膜层21的材料优选为氮化硅，厚度优选为20nm至2000nm；在第一硬掩膜层21上形成有图案化的光刻胶22，图案化的光刻胶22覆盖预定义的半导体鳍状物的位置；
参照图3b，以图案化的光刻胶22作为屏蔽，利用干法刻蚀刻蚀第一硬掩膜22，干法刻蚀如以二氟甲烷、六氟化硫、氮气以及氦气为刻蚀气体，激发形成等离子体进行刻蚀，以形成图案化第一硬掩膜层21’，两相邻图案化第一硬掩膜层21’之间形成凹陷24，凹陷24的底部暴露半导体基底20表面；
作为本实施例的优选技术方案，再次沉积第二硬掩膜层23，第二硬掩膜层23覆盖图案化第一硬掩膜层21’的表面，以及凹陷24底部暴露的半导体基底20表面，其中，第二硬掩膜层23的厚度很薄，其厚度小于凹陷24的水平宽度的二分之一，其厚度优选为2nm至200nm，是以仅使第二硬掩膜层23覆盖各暴露的表面，但不能填充凹陷24，第二硬掩膜层23的材料与第一硬掩膜层21的材料相同，在本实施例中第二硬掩膜层23的材料为氮化硅；
如图3c所示，利用干法刻蚀刻蚀第二硬掩膜层23，以暴露半导体基底20，并在图案化第一硬掩膜层21’的两侧形成侧壁层23’，基于干法刻蚀的特性，可使每个图案化第一硬掩膜层21’及其两侧的侧壁层23’构成上下端面上窄下宽，且具有弧线周面的柱体；
在半导体基底20上沉积介质材料25以填充凹陷24，其中介质材料25需满足如下条件：与某一种可湿法刻蚀掉第一硬掩膜层21的刻蚀剂来说，介质材料25呈现低选择性，即在第一硬掩膜层21和介质材料25同时暴露在该刻蚀剂的环境中，第一掩膜层21优先被刻蚀；在本实施例中，介质材料25优选为SiO2，对于刻蚀第一硬掩膜层21（氮化硅）的惯用刻蚀剂热磷酸而言，SiO2呈现低选择性；
需要说明的是，第一和第二硬掩膜层以及介质材料可以是SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳之一，本领域技术人员在满足上述介质材料条件的前提下可根据公知常识可自行匹配，在本实施例中仅以SiN和SiO2为例，但不仅限于这两种材料的选择。
接着，对图3c中的结构进行化学机械研磨，以暴露图案化第一硬掩膜层21’，如图3d所示；
参照图3e，利用热磷酸进行湿法刻蚀，在本实施例中，由于介质材料24（二氧化硅）对于热磷酸呈现低选择性，且图案化第一硬掩膜层21’和侧壁层23’（氮化硅）对于热磷酸呈现高选择性，所以在刻蚀去除图案化第一硬掩膜层21’及侧壁层23’后，介质材料24依旧能保持原有形貌，并在原图案化第一硬掩膜层21’和侧壁层23’的位置形成凹槽26，凹槽26底部暴露半导体基底20表面；
如图3f所示，通过外延，在凹槽26内的半导体基底20表面生长半导体层27，其中，可采用HARP（高纵深比工艺）,HDP（高密度等离子体沉积），CVD（化学气相沉积）,炉管工艺,热氧化生长,ALD（原子层沉积）等惯用手段生长半导体层27，半导体层27的材料可以为掺杂或非掺杂的Si、SiGe、SiC、Ge、III-V族化合物半导体之一，杂质可为B、F、N、P、As、In、Cl、Sb、Ge、C之一。
刻蚀去除部分介质材料24，以暴露部分半导体层27，并以暴露的半导体层27作为半导体鳍状物27；
最后如图3g所示，在半导体鳍状物27的表面形成栅介质层28，并在栅介质层28表面形成栅极29，在此步骤中，可采用制作FinFET器件时栅极介质层和栅极的惯用技术手段，在此不再赘述。
在本实施例中，利用硬掩膜在刻蚀中能够保持良好的表面粗糙度的性质，通过刻蚀硬掩膜形成半导体鳍状物的形貌，再进行湿法刻蚀去除硬掩膜，以形成凹槽，并在半导体基底和由相对于湿法刻蚀剂呈现低选择性的介质材料构成的该凹槽内外延形成半导体鳍状物，使得外延生长的该半导体鳍状物表面继承了硬掩膜良好的表面粗糙度，进而提高了半导体器件的性能。作为优选的，增加了在图案化第一硬掩膜层的两侧形成侧壁层的步骤，使图案化第一硬掩膜和其两侧侧壁层构成端面上窄下宽，周面具有弧线的柱体，由于形成侧壁层时的刻蚀量很少，其受刻蚀影响的形貌改变也少，可进一步改善后续形成半导体鳍状物表面的粗糙度，且形成上窄下宽的端面对于后续使用介质材料填充凹陷的过程更加容易，避免高纵深比凹陷填充时出现的孔洞问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种形成FinFET方法，包括：
提供半导体基底，所述半导体基底上预定义有半导体鳍状物的位置；
在所述半导体基底上形成第一硬掩膜层，所述第一硬掩膜层可被第一刻蚀剂湿法刻蚀去除；
在所述第一硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层覆盖所述预定义的半导体鳍状物位置；
以所述图案化的光阻胶层为屏蔽，干法刻蚀第一硬掩膜层，以形成图案化第一硬掩膜，相邻所述图案化第一硬掩膜之间形成有凹陷，所述凹陷底部暴露所述半导体基底表面；
沉积介质材料填充所述凹陷，并进行化学机械研磨，以暴露所述第一硬掩膜层，所述介质材料对所述第一刻蚀剂相比于图案化第一硬掩膜对所述第一刻蚀剂呈现低选择性；
通过所述第一刻蚀剂进行湿法刻蚀，以形成凹槽，所述凹槽底部暴露所述半导体基底；
在所述凹槽内的半导体基底上外延形成半导体层；
湿法刻蚀去除部分所述介质材料，以暴露部分半导体层，并以暴露的所述半导体层作为半导体鳍状物；
在所述半导体鳍状物表面热氧化形成栅介质层
在所述栅介质层表面形成栅极。
2.根据权利要求1所述的方法，其特征在于，刻蚀形成图案化第一硬掩膜层之后，沉积介质材料填充所述凹陷之前还包括：
沉积第二硬掩膜层，所述第二硬掩膜层覆盖所述图案化第一硬掩膜层表面及所述凹陷底部暴露的半导体基底表面，所述第二硬掩膜层的厚度小于所述凹陷的水平宽度的二分之一，所述第二硬掩膜层的材料与所述第一硬掩膜层的材料相同；
执行干法刻蚀，以去除所述凹陷底部暴露的半导体基底表面上的所述第二硬掩膜层，并在所述第一硬掩膜层的两侧形成侧壁层。
3.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜的材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
4.根据权利要求2所述的方法，其特征在于，所述第二硬掩膜的材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
5.根据权利要求1或2所述的方法，其特征在于，所述介质材料为SiGe、Ge、SiO2、SiN、SiC、SiON、多晶硅、无定型硅或无定型碳。
6.根据权利要求2所述的方法，其特征在于，所述第一硬掩膜层及第二硬掩膜层的材料为SiN，所述介质材料为SiO2。
7.根据权利要求6所述的方法，其特征在于，所述第一刻蚀剂为热磷酸。
8.根据权利要求1或2所述的方法，其特征在于，所述外延形成的半导体层的材料为Si、SiGe、SiC、Ge、III-V族化合物半导体之一。
9.根据权利要求8所述的方法，其特征在于，所述半导体层为掺杂或未掺杂的材料，杂质为B、F、N、P、As、In、Cl、Sb、Ge、C之一。
10.根据权利要求2所述的方法，其特征在于，所述第一硬掩膜层的厚度为20nm至2000nm，所述第二硬掩膜层的厚度为2nm至200nm。
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