CN103996625B - 鳍结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000015572 biosynthetic process Effects 0.000 title abstract 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000000407 epitaxy Methods 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract description 6
- 238000000227 grinding Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 27
- 239000011265 semifinished product Substances 0.000 description 26
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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Abstract
本发明公开了一种鳍结构的形成方法，其包括：在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层，去除图形化后的所述硬介质掩膜层并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；对所述半导体衬底上表面沉积的氧化物进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。本发明鳍中下部分结构和上部分可以同质或异质，满足了NMOS和PMOS对沟道的不同要求。
Description
技术领域
本发明属于半导体技术领域，具体地说，涉及一种鳍结构的形成方法。
背景技术
鳍式场效晶体管(FinField-effecttransistor，简称FinFET)是一种新的互补式金氧半导体(CMOS)晶体管,是对传统标准的Fet(晶体管—场效晶体管,Field-effecttransistor，FET)的改进。鳍式场效晶体管FinFET可以根据需要调节器件的阈值电压，进一步降低静态能耗(static powerconsumption)。
目前，鳍式场效晶体管FinFET包括三端FinFET(3terminal FinFet，简称3T-FinFet)、四端FinFET(4terminal FinFet，简称4T-FinFet)。图1为现有技术中3T-FinFet的简要结构示意图；如图1所示，其包括一个源极S101、一个漏极D102，以及一个栅极G103，共计三个端头。现有技术中3T-FinFet的等效电路示意图如图2所示。图3为现有技术中4T-FinFet的简要结构示意图；如图3所示，其包括一个源极S201、一个漏极D202，以及一个栅极G1203、另外一个栅极G2204，共计4个端头。现有技术中4T-FinFet的等效电路示意图如图4所示。
其中，对于4T-FinFet来说，为了得到两个栅极，现有技术提供了两种解决技术方案：第一种方式是利用化学机械研磨(chemical mechanical polishing，简称CMP)将鳍Fin300顶端的栅极研磨掉，其研磨前后的结构示意图，如图5和图6所示；第二种方式是增加一道光阻400，将鳍Fin300顶端的栅极刻蚀掉，刻蚀前后的结构示意图如图7和图8所示。
如上所述，鳍的侧面实际上是垂直的侧面。但是，现有技术也提出了一种同时具有垂直侧面和倾斜侧面的鳍结构，具体参见图9所示，图9为现有技术中同时具有垂直侧面和倾斜侧面的鳍结构，鳍fin的上部分901具有垂直侧面，下部分902具有倾斜侧面。现有技术中制造图9所示鳍结构的工艺通常是使用相同的半导体材料先刻蚀形成鳍fin的上部分，再通过再一次刻蚀形成鳍fin的下部分。由于鳍fin的上部分才是有效部分，而对于NMOS和PMOS鳍上半部的选择材料难以异质，难以满足NMOS和PMOS对沟道的不同要求。
发明内容
本发明所要解决的技术问题是提供一种鳍结构的形成方法，用以解决现有技术中NMOS和PMOS鳍上半部难以异质，难以满足NMOS和PMOS对沟道的不同要求的技术问题。
为了解决上述技术问题，本发明提供了一种鳍结构的形成方法，其包括：
在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层，去除图形化后的所述硬介质掩膜层并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
对所述半导体衬底上表面沉积的氧化物进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
为了解决上述技术问题，本发明提供了一种鳍结构的形成方法，其包括：
在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并在图形化后的所述硬介质掩膜层侧面形成掩膜侧壁，对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层和所述掩膜侧壁，去除图形化后的所述硬介质掩膜层但保留所述掩膜侧壁，并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
对所述半导体衬底上表面沉积的氧化物以及所述掩膜侧壁进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
与现有的方案相比，在形成鳍结构时，先形成鳍中具有倾斜侧面的下部分结构，之后，通过硅外延处理形成鳍中具有垂直侧面的上部分结构。由于鳍中上部分结构是在下部分结构形成之后，且基于硅外延处理方式，外延材料的选择上范围更广，比如NMOS外延生长Si，而PMOS外延生长SiGe，或者都是SiGe，只是Ge的浓度不一样，因此，可形成上下部分异质，满足了NMOS和PMOS对沟道的不同要求。
附图说明
图1为现有技术中3T‐FinFet的简要结构示意图；
图2为现有技术中3T‐FinFet的等效电路示意图；
图3为现有技术中4T‐FinFet的简要结构示意图；
图4为现有技术中4T‐FinFet的等效电路示意图；
图5和图6分别为现有技术中晶体管研磨前后的结构示意图；
图7和图8分别为现有技术中晶体管刻蚀前后的结构示意图；
图9为现有技术中同时具有垂直侧面和倾斜侧面的鳍结构；
图10为本发明实施例一鳍结构的形成方法流程图；
图11为经过步骤S1001处理之后的半成品结构示意图；
图12为经过步骤S1002处理之后的半成品结构示意图；
图13为经过步骤S1003处理之后的半成品结构示意图；
图14为经过步骤S1004处理之后的半成品结构示意图；
图15为经过步骤S1005处理之后的半成品结构示意图；
图16为经过步骤1006处理之后的半成品结构示意图；
图17为本发明实施例二鳍结构的形成方法流程图；
图18为经过步骤S1701处理之后的半成品结构示意图；
图19为经过步骤S1702处理之后的半成品结构示意图；
图20为经过步骤S1704处理之后的半成品结构示意图；
图21为经过步骤S1704处理之后的半成品结构示意图；
图22为经过步骤S1705处理之后的半成品结构示意图。
具体实施方式
以下结合附图和优选实施例对本发明的技术方案进行详细地阐述。应该理解，以下列举的实施例仅用于说明和解释本发明，而不构成对本发明技术方案的限制。
本发明下述实施例中，无论是基于本发明的核心思想之一还是之二，都是先形成鳍中具有倾斜侧面的下部分结构，之后，通过硅外延处理形成鳍中具有垂直侧面的上部分结构。由于鳍中上部分结构是在下部分结构形成之后，且基于硅外延处理方式，外延材料的选择上范围更广，可形成上下部分同质或异质，满足了NMOS和PMOS对沟道的不同要求。
本发明的核心思想一：
本发明下述实施例提供的一种鳍结构的形成方法，其核心包括：
在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层，去除图形化后的所述硬介质掩膜层并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
对所述半导体衬底上表面沉积的氧化物进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
本发明的核心思想二：
本发明下述实施例提供的一种鳍结构的形成方法，其核心包括：
在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并在图形化后的所述硬介质掩膜层侧面形成掩膜侧壁，对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层，去除图形化后的所述硬介质掩膜层但保留所述掩膜侧壁，并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构。通过增加掩膜侧壁spacerHM,可以在鳍的上半部和鳍的下半部的连接处形成台阶。
对所述半导体衬底上表面沉积的氧化物以及所述掩膜侧壁进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
上述本发明的核心思想之一和之二的区别在于，在核心思想之二时，在核心思想之一的图形化后的所述硬介质掩膜层侧面形成了掩膜侧壁。
图10为本发明实施例一鳍结构的形成方法流程图；如图10所示，其可以包括：
步骤S1001、在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化；
图11为经过步骤S1001处理之后的半成品结构示意图；如图11所示，在半导体衬底1101上有图形化后的硬介质掩膜层1102。本实施例中，所述硬介质掩膜层1102的材料为SiN、SiON、a-C、SiO、BN或TiN，所述硬介质掩膜层的厚度大于10nm，比如为30nm～100nm。
步骤S1002、对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
图12为经过步骤S1002处理之后的半成品结构示意图；如图12所示，形成了鳍中具有倾斜侧面的下部分结构1103。
步骤S1003、在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层；
图13为经过步骤S1003处理之后的半成品结构示意图；如图13所示，刻蚀处理后的半导体衬底1101上表面沉积氧化物形成了氧化物层1104，对该氧化物层1104进行化学机械研磨处理，裸露出图形化后的硬介质掩膜层1102。
步骤S1004、去除图形化后的所述硬介质掩膜层；
图14为经过步骤S1004处理之后的半成品结构示意图；如图14所示，图11-图13中所示的图形化后的硬介质掩膜层1102被去除，留下了其容纳空间。
步骤S1005、在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
图15为经过步骤S1005处理之后的半成品结构示意图；如图15所示，在图14所示的基础上形成了鳍中具有垂直侧面的上部分结构1105，在硅外延处理时，在图14所示半成品结构的上表面形成多余的硅外延部分1106，该多余的硅外延部分位于图形化的硬介质掩膜层的容纳空间的顶端表面。
步骤S1006、对所述半导体衬底上表面沉积的氧化物进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
图16为经过步骤1006处理之后的半成品结构示意图；如图16所示，通过去除半导体衬底1101上表面沉积的氧化物，以及图14所示半成品结构的上表面形成多余的硅外延部分1106，从而裸露出鳍中具有垂直侧面的上部分结构1105。
图17为本发明实施例二鳍结构的形成方法流程图；如图17所示，其可以包括：
步骤S1701、在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并在图形化后的所述硬介质掩膜层侧面形成掩膜侧壁；
图18为经过步骤S1701处理之后的半成品结构示意图；如图18所示，在半导体衬底1101上有图形化后的硬介质掩膜层1102和掩膜侧壁1107。
步骤S1702、对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
图19为经过步骤S1702处理之后的半成品结构示意图；如图19所示，形成了鳍中具有倾斜侧面的下部分结构1103，与图12相比，保留了掩膜侧壁1107。
步骤S1703、在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层和掩膜侧壁；
图20为经过步骤S1704处理之后的半成品结构示意图；如图20所示，刻蚀处理后的半导体衬底1101上表面沉积氧化物形成了氧化物层1104，对该氧化物层1104进行化学机械研磨处理，裸露出图形化后的硬介质掩膜层1102和掩膜侧壁1107。
步骤S1704、去除图形化后的所述硬介质掩膜层但保留所述掩膜侧壁；
图21为经过步骤S1704处理之后的半成品结构示意图；如图21所示，图18-图20中所示的图形化后的硬介质掩膜层1102被去除，留下了其容纳空间，但保留了掩膜侧壁1107。
步骤S1705、在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
图22为经过步骤S1705处理之后的半成品结构示意图；如图22所示，在图21所示的基础上形成了鳍中具有垂直侧面的上部分结构1105，在硅外延处理时，在图22所示半成品结构的上表面形成多余的硅外延部分1106，该多余的硅外延部分位于图形化的硬介质掩膜层的容纳空间的顶端表面。
步骤S1706、对所述半导体衬底上表面沉积的氧化物以及所述掩膜侧壁进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
经过步骤S1706处理之后的半成品结构示意图可参见图16。
在上述实施例中，如果NMOS和PMOS沟道材料选用不一样，则需增加一道光罩，分开进行外延生长。
在上述实施例中，鳍中具有垂直侧面的上部分结构为多层结构。
在上述实施例中，可以采用自对准的侧壁space作为硬介质掩膜层的一部分。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (4)
1.一种鳍结构的形成方法，其特征在于，包括：
在半导体衬底上表面形成一硬介质掩膜层并对其进行图形化，并在图形化后的所述硬介质掩膜层侧面形成掩膜侧壁，对所述半导体衬底进行刻蚀处理，以形成鳍中具有倾斜侧面的下部分结构；
在刻蚀处理后的半导体衬底上表面沉积氧化物并对其进行化学机械研磨处理，以裸露图形化后的所述硬介质掩膜层和所述掩膜侧壁，去除图形化后的所述硬介质掩膜层但保留所述掩膜侧壁，并在图形化后的所述硬介质掩膜层对应的位置处进行硅外延处理，以形成鳍中具有垂直侧面的上部分结构；
对所述半导体衬底上表面沉积的氧化物以及所述掩膜侧壁进行刻蚀处理，以裸露鳍中具有垂直侧面的上部分结构。
2.根据权利要求1所述的方法，其特征在于，所述硬介质掩膜层和所述掩膜侧壁的材料为SiN、SiON、a-C、SiO、BN或TiN。
3.根据权利要求1所述的方法，其特征在于，所述硬介质掩膜层的厚度大于10nm，所述掩膜侧壁的宽度大于5nm。
4.根据权利要求1所述的方法，其特征在于，鳍中具有垂直侧面的上部分结构为多层结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410261078.9A CN103996625B (zh) | 2014-06-12 | 2014-06-12 | 鳍结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410261078.9A CN103996625B (zh) | 2014-06-12 | 2014-06-12 | 鳍结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103996625A CN103996625A (zh) | 2014-08-20 |
| CN103996625B true CN103996625B (zh) | 2017-01-25 |
Family
ID=51310744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410261078.9A Active CN103996625B (zh) | 2014-06-12 | 2014-06-12 | 鳍结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103996625B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9437445B1 (en) * | 2015-02-24 | 2016-09-06 | International Business Machines Corporation | Dual fin integration for electron and hole mobility enhancement |
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| CN103515282A (zh) * | 2012-06-20 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍式场效应晶体管及其形成方法 |
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-
2014
- 2014-06-12 CN CN201410261078.9A patent/CN103996625B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103996625A (zh) | 2014-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |