TWI297212B - Tri-gate transistors and methods to fabricate same - Google Patents

Description

1297212 (1) 九、發明說明 ^ 【發明所屬之技術領域】 • 本發明之實施例係大致有關積體電路裝置製造之領域 ，尤係有關三閘極電晶體的製造。 【先前技術】 增加積體電路裝置（1C裝置）的數目及功能之趨勢 -φ 仍持續著。當電晶體的尺寸縮小時，現有電晶體製程的嚴 重缺點變得明顯。例如，製造典型的絕緣層上覆矽（ Silicon On Insulator;簡稱SOI)電晶體時，係以一絕緣 體（例如，玻璃或氧化矽））層覆蓋一基材，然後將一第 二矽晶圓接合到該絕緣體層，並將該第二矽晶圓削薄到一 所需的厚度（亦即，由電晶體尺寸所決定的厚度）。很難 在高精確度下控制該削薄製程。 圖1A-1D示出根據先前技術而製作一個三閘極SOI φ 電晶體的製程之一部分。如圖1 A所示，通常爲一矽基材 的一載體晶圓（101)具有被配置在該載體晶圓上且通常 爲二氧化矽之一絕緣體層（1 02 )。 例如，可在一砂基材上生長一個二氧化砂層。 如圖1 B所示，然後將有助於接合的一轉移晶圓（1 0 3 )接合到絕緣體層（1 02 )。可利用熱誘導氫鍵鍵結製程 完成將該載體晶圓接合到該絕緣體層。可以是諸如矽的該 轉移晶圓之厚度大約爲600微米。 然後根據電晶體的尺寸而將該轉移晶圓削薄到所需厚 -5- (2) 1297212 度。該厚度通常大約是50-100奈米。可利用數種典型製 程中之一種製程完成該轉移晶圓的削薄。例如，可將一溼 • 式蝕刻及硏磨製程用來將該轉移晶圓硏磨到該所需厚度。 將該轉移晶圓削薄的一替代性方法包括對該轉移晶圓層進 行氫植入，以便產生該轉移晶圓的一較薄部分。然後將該 被接合的對加熱，以便完成該氫摻雜界面的一高溫斷裂（ high temperature cleave)。然後硏磨該轉移晶圓表面，或 • 以其他方式處理該轉移晶圓表面，以便將該表面平坦化， 或進一步減少厚度。這些方法提供了將該厚度控制在大約 數百埃之內。如圖ic所示，已在該電晶體的矽本體中將 轉移晶圓（1 03 )削薄到一所需只寸，而形成薄膜層（1 〇4 )。係由矽本體的所需高度（HSi )決定薄膜層（104 )的 厚度。然後選擇性地蝕刻薄膜層（1 0 4 )，以便產生電晶 體的矽本體。如圖1 D所示，利用微影技術選擇性地蝕刻 薄膜層（104 )時，將形成具有一所需本體寬度（Esi )及 • 本體高度（HSi)之矽本體（105)。 k寸於典型的電晶體設S十架構而言，鬧極長度係與H s i 成正比，且Hsi %於閘極長度的大約二分之一*。對於闊極 長度大約爲20- 1 00奈米的典型電晶體而言，所需Hsi大於 大約2 0奈米。使用現有的製造方法時，可製作出適當的 薄膜層。然而，當閘極長度減少，且因而使所需H s i減少 時，現有的製造方法將顯現嚴重的缺點。 一晶圓上的H s i値必須是一致的，以便產生具有一致 的特性之電晶體。例如，與HSi成正比的電晶體臨界電壓 -6- (3) 1297212 之變化不應超過大約10%。因此，決定Hsi的薄膜層厚度 ‘ 之變化不應超過10%。 • 將轉移層削薄以便得到薄膜層的方法可產生厚度大約 爲20奈米且厚度之變化不超過大約1〇%之一薄膜層。然 而，然而，這些方法無法產生較薄的薄膜層之所需一致性 。因此，製造SOI電晶體的現有方法無法產生閘極長度小 於大約5 0奈米之電晶體。此外，接合載體晶圓及轉移晶 圓的製程以及將轉移晶圓削薄到所需厚度的製程都是高成 本且難以控制的。 【發明內容】 本發明之實施例提供了一種在絕緣層上覆矽型電晶體 製造中完成一致的矽本體高度之方法。在一實施例中，在 一半導體基材之上配置一犧牲氧化物層。蝕刻該氧化物層 ，以便形成一溝槽。然後以一半導體材料塡滿該溝槽。然 Φ 後將該半導體材料平坦化至該氧化物層的其餘部分，然後 去除該氧化物層的其餘部分。因而露出的半導體鰭片具有 在一指定公差內之一致性高度。 【實施方式】 在下文的說明中，述及了許多特定的細節。然而，我 們當了解，可在無須這些特定細節的情形下實施本發明的 實施例。在其他的情形中，並未詳細示出一些習知的電路 、結構、及技術，以免模糊了對該說明的了解。 -7- (4) 1297212 在整份說明書中，提到“一個實施例”或“ 一實施例”時 、，意指參照該實施例所述的一特定的特徵、結構、或特性 -被包含在本發明的至少一個實施例中。因此，在整份說明 書的各部分出現“在一個實施例中，，或“在一實施例中”的詞 語時，並不必然都參照到相同的實施例。此外，可在一個 或多個實施例中以任何適當的方式結合該等特定的特徵、 結構、或特性。 | 此外，本發明的各觀點係小於所揭示的單一實施例之 所有特徵。因此，在實施方式之後申請專利範圍因而被明 確地包含在該實施方式中，其中每一申請專利範圍係以作 爲本發明之一各別的實施例之方式而獨立地呈現。 圖2示出根據本發明的一實施例而使矽本體高度Hsi 具有更佳的一致性之一製程。圖2所示之程序（200 )開 始於作業（205 )，其中在一基材層之上配置一溝槽層。 在一實施例中，可使用一化學汽相沈積（Chemical Vapor φ Deposition ;簡稱C V D )製程而在該基材層之上配置該溝 槽層。在一實施例中，該基材層是矽。在替代實施例中， 該基材層可以是諸如鍺（Ge )或砷化鎵（GaAs )等的另 一種半導體材料。在一實施例中，係根據該電晶體的閘極 長度之規格而決定溝槽層的厚度。亦即，係將溝槽層的厚 度選擇成等於一 Hsi値。 在作業（2 1 0 )中，去除該溝槽層的一些所選擇之部 分，因而形成若干溝槽。在一實施例中，該溝槽層是一種 可利用傳統的蝕刻製程而選擇性地蝕刻的材料。在各替代 -8- (5) 1297212 實施例中，該溝槽層可以是每一層具有不同材料的多層。 k 在該實施例中，該溝槽層的該等多層易受不同的蝕刻製程 ~ 之影響。 在作業（2 1 5 )中，以一半導體材料（例如矽）塡滿 在作業（2 1 0 )中形成的該等溝槽。在一實施例中，係利 用一選擇性磊晶製程而以磊晶矽塡滿該等溝槽。在一替代 實施例中，係以某一其他的方式塡滿該等溝槽。例如，可 • 利用一毯覆式沈積（blanket deposition)製程而以多晶砂 塡滿該等溝槽。 在作業（220 )中，去除過量的半導體材料。亦即， 去除用除用來塡滿溝槽的半導體材料中延伸到該溝槽層的 其餘部分的表面之上的半導體材料。在一實施例中，採用 化學機械硏磨（Chemical Mechanical Polishing ;簡稱 CMP )將半導體材料的表面平坦化。 在作業（225 )中，去除該溝槽層的其餘部分，而露 Φ 出半導體鰭片（亦即，塡滿該等溝槽的半導體材料）。在 一實施例中，該等半導體鰭片的高度之一致性爲具有小於 5 %的變化。 圖3 A-3G示出根據本發明的一實施例的一個三閘極電 晶體之製造。圖3A示出一砂基材（301)。在砂基材（ 3 〇 1 )上配置一多層溝槽層。係由一第一氧化物（例如， 二氧化矽）層（302 )、一氮化物（例如，氮化矽）層（ 3 0 3 )、及一第二氧化物（例如，二氧化矽）層（3 0 4 )構 成該溝槽層。最後，將由易於控制的該第二氧化物層之厚 -9- (6) 1297212 度決定該三閘極本體的厚度。 '圖3B示出施加一光阻罩幕層（3 0 5 )以界定該等電晶 β 體本體。光阻罩幕層（3 0 5 )決定了矽本體的寬度Wsi。 圖3C示出蝕刻該溝槽層以界定溝槽（3 06a )及（ 3 06b)。在一實施例中，採用一系列的三種不同之乾式飩 刻製程。在該實施例中，使用一選擇性乾式蝕刻製程蝕刻 第二氧化物層（3 04 )，在該製程中，係將氮化物層（303 ·)用來作爲一鈾刻終止層。然後使用一不同的選擇性乾式 蝕刻製程蝕刻氮化物層（3 03 )，在該製程中，係將第一 氧化物層（3 02 )用來作爲一蝕刻終止層。最後，使用足 以選擇性地終止在矽基材（3 0 1 )的表面之一乾式蝕刻製 程來蝕刻第一氧化物層（3 02 )。 圖3D示出在剝除光阻層（3 05 )之後以矽（3 07 )塡 滿溝槽（3 06a )及（3 06b )。如前文所述，可利用其中包 括磊晶生長或多晶矽的毯覆式沈積的各種替代性方法而以 # 矽塡滿該等溝槽。 圖3 E示出將矽（3 0 7 )平坦化到第二氧化物層（3 0 4 )的高度。在一實施例中，係利用一 CMP製程完成該平 坦化。在一實施例中，係將硏磨製程用來去除第二氧化物 層（3 04 )，且係將氮化物層（3 03 )用來作爲一硏磨終止 層。在該實施例中，該硏磨對氧化物及氮化物具有高選擇 性。在一替代實施例中，係將第二氧化物層（3 04 )選擇 性地蝕刻到氮化物層（3 0 3 )。然後利用諸如磷酸等的一 溼式蝕刻製程蝕刻氮化物層（3 03 )在該製程中，係將第 -10- (7) 1297212 一氧化物層（3 02 )用來作爲一蝕刻終止層。 圖3 F示出在去除該溝槽層（例如，第二氧化物層（ 3 04 )及氮化物層（3 03 ))之後露出的該三閘極電晶體之 矽本體。如圖3 F所示，可保留該溝槽層的一部分（例如 ，第一氧化物層（3 02 ))，以便實現該電晶體的有利特 性，且將於下文中說明其中情形。形成閘極體的矽（3 07 )具有在一指定公差之內的一致性高度。在一實施例中， 圖3 G示出以形成一圍繞矽（3 0 7 )的閘極（3 0 8 )而 製造出之三閘極電晶體。閘極（3 0 8 )可以是諸如金屬或 此項技術中習知的另一種適當材料。 一般事項 本發明的實施例包含各種作業。於說明許多該等方法 時，係以該等方法的最基本形式進行說明，但是可在在不 脫離本發明基本範圍下，將一些作業增添到任何該等方法 ，或自任何該等方法中刪除一些作業。例如，在各替代實 施例中，可在基材上配置圖2的作業（2 0 5 )中所述之溝 槽層，且可如圖3 A所示而以多層構成該溝槽層。此外， 可保留該溝槽層的一部分，以便實現有利的特性。如圖 3F及3G所示，保留了該第一氧化物層的一部分，以便減 少電晶體中之邊界效應電容値（fringe capacitance)。 如前文所述，可以其中包括諸如多晶矽的毯覆式沈積 之一些方式儿以砂塡滿溝槽層中形成的溝槽。在使用多晶 矽的毯覆式沈積之一實施例中，在沈積之後，採用一退火 -11 - (8) 1297212 製程，以便將該矽退火成一單晶。 '雖然已參照數個實施例而說明了本發明，但是熟習此 -項技術者當可了解，本發明並不限於所述之實施例，而是 可在最後的申請專利範圍之精神及範圍下，以修改及改變 來實施本發明。因而應將本說明視爲舉例性而非限制性。 【圖式簡單說明】 U 可參照前文的說明及用來例示本發明的實施例之各附 圖，而對本發明有最佳的了解。該等圖式中： 圖1A-1D示出根據先前技術而製作一個三閘極S0I 電晶體的製程； 圖2示出根據本發明的一實施例而使矽本體高度Hsi 具有更佳的一致性之一製程；以及 圖3 A - 3 G不出根據本發明的一貫施例的一個二聞極電 晶體之製造。 【主要元件之符號說明】 1 〇 1 :載體晶圓 102 :絕緣體層 103 :轉移晶圓 104 :薄膜層 105 :矽本體 3 0 1 :矽基材 3 0 2 :第一氧化物層 -12- 1297212 Ο) 3 Ο 3 :氮化物層 3 04 :第二氧化物層 3 0 5 :光阻罩幕層 3 06a，3 06b :溝槽 3 07 :石夕 3 0 8 :鬧極

Claims (1)

1297212 十、申請專利範圍 - 附件2A: 第94101018號專利申請案 - 中文申請專利範圍替換本 民國96年10月26曰修正 1.一種半導體裝置製造方法，包含下列步驟： 在一半導體基材之上配置一溝槽層； 選擇性地去除該溝槽層的一部分，使該溝槽層的其餘 ® 部分形成一個或多個溝槽，而去除該溝槽層的該一部分將 露出該半導體基材； 在該等一個或多個溝槽內以磊晶方式生長一半導體材 料，以塡滿該等一個或多個溝槽； •自該等一個或多個溝槽去除任何過量的半導體材料； 以及 去除該溝槽層的一額外部分，以便露出被用來作爲一 個或多個半導體鰭片的該半導體材料。 % 2 ·如申請專利範圍第1項之方法，其中係由複數層構 成該溝槽層。 3·如申請專利範圍第2項之方法，其中該複數層包含 被配置在該半導體基材之上的一第一氧化物層、被配置在 該第一氧化物層之上的一氮化物層、以及被配置在該氮化 物層之上的一第二氧化物層。 4 ·如申請專利範圍第3項之方法，其中去除該溝槽層 的一額外部分之該步驟包含下列步驟：去除該第二氧化物 層的任何其餘部分及該氮化物層的任何其餘部分，並保留 1297212 該第一氧化物層之至少某一部分。 5.如申請專利範圍第1項之方法，其中該等一個或多 個溝槽具有大約1 0奈米的一深度。 6·如申請專利範圍第5項之方法，其中該等一個或多 個半導體鰭片具有一致性在5 %的公差之內的大約1 〇奈米 之一高度。 7.如申請專利範圍第1項之方法，其中自該等一個或 β 多個溝槽去除任何過量的半導體材料之該步驟包含下列步 驟：將該半導體材料平坦化至該溝槽層的一表面。 8·如申請專利範圍第7項之方法，其中係利用一化學 機械硏磨製程完成該平坦化，其係於去除該溝槽層的一額 外部分以便露出該半導體材料之前實行。 9·如申請專利範圍第1項之方法，其中以一半導體材 料塡滿該等一個或多個溝槽之該步驟包含下列步驟：執行 該半導體材料的一毯覆式沈積。

10· 一種積體電路裝置，包含： 一基材；以及 在該基材之上形成的一個或多個多閘極電晶體，每一 多閘極電晶體具有一半導體本體，其厚度係自該半導體本 體之機械平坦化頂表面至該基材測量所得，每一半導體本 體具有小於20奈米的一高度，每一半導體本體的該高度 係一致到在一指定高度的5%公差之內，且每一半導體本 體係相鄰於該基材上之一氧化物層，該氧化物層具有一沈 積厚度’其相等於該半導體本體厚度減去該半導體本體高 -2- 1297212 度。 1 1 ·如申請專利範圍第1 〇項之積體電路裝置，其中每 一半導體本體包含一磊晶半導體，其實質上具有與該基材 相同之晶體方向，該半導體本體係從該基材生長。 12.如申請專利範圍第11項之積體電路裝置，其中每 一半導體本體厚度係一致到大於該半導體高度公差之公差 之內。

13.—種半導體裝置製造方法，包含下列步驟： 在一半導體基材上配置一第一氧化物層； 在該第一氧化物層之上配置一氮化物層； 在該氮化物層之上配置一第二氧化物層； 選擇性地蝕刻該第一氧化物層、該第二氧化物層及該 氮化物層的一部分，以便界定露出該半導體基材之一個或 多個溝槽； 以一半導體材料塡滿該等一個或多個溝槽； 自該等一個或多個溝槽去除過量的半導體材料； 選擇性地從該氮化物層蝕刻該第二氧化物層的其餘部 分； 選擇性地蝕刻該氮化物層，以便形成一個或多個半導 體本體，該半導體本體高度係小於該第一氧化物層厚度加 上該氮化物層厚度加上該第二氧化物層厚度之總厚度；以 及 在該等一個或多個半導體本體之側壁上及在該第一氧 化物層上形成閘極本體。 -3- 1297212 1 4 ·如申請專利範圍第1 3項之方法，其中該等一個或 多個溝槽具有大約1 0奈米的一深度。 1 5 ·如申請專利範圍第1 3項之方法，其中該等一個或 多個半導體本體具有一致性在5%的公差之內的小於20奈 米之一高度。 1 6 ·如申請專利範圍第1 5項之方法，其中該等一個或 多個半導體本體具有大約10奈米之一高度。

1 7 ·如申請專利範圍第1 3項之方法，其中自該等一個 或多個溝槽去除任何過量的半導體材料之該步驟包含下列 步驟：將該半導體材料平坦化至該氮化物層的一表面。 1 8 ·如申請專利範圍第1 7項之方法，其中選擇性地蝕 刻該氮化物層進一步包含一溼式蝕刻製程，該溼式蝕刻製 程係終止於該第一氧化物層上。 19·如申請專利範圍第13項之方法，其中以一半導體 材' 料塡滿該等一個或多個溝槽之該步驟包含下列步驟：在 該等一個或多個溝槽內以磊晶方式生長該半導體材料。 20·如申請專利範圍第13項之方法，其中以一半導體 材*料塡滿該等一個或多個溝槽之該步驟包含下列步驟：執 行該半導體材料的一毯覆式沈積。 2 1 .如申請專利範圍第1 3項之方法，其中係由自包含 砂、鍺、及砷化鎵的一組材料中選出的一半導體材料構成 該半導體基材。 22·如申請專利範圍第13項之方法，其中係由矽構成 該半導體基材，係由二氧化矽構成該第一氧化物層，係由 -4- • 1297212 氮化矽構成該氮化物層，且係由二氧化矽構成該第二氧化 物層。

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