JP2001077321A - ポリシリコン・マスクと化学機械研摩（ｃｍｐ）平坦化を使用して２通りの異なるゲート誘電体厚を製作するためのプロセス - Google Patents
ポリシリコン・マスクと化学機械研摩（ｃｍｐ）平坦化を使用して２通りの異なるゲート誘電体厚を製作するためのプロセスInfo
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Abstract
(57)【要約】
【課題】 ポリシリコン・マスクと化学機械研摩（ＣＭ
Ｐ）を使用して２通りの異なるゲート誘電体厚を製作す
るためのプロセスを提供すること。 【解決手段】 メモリ・アレイ領域２０１と論理デバイ
ス領域１０１とを備えた基板上に厚いゲート誘電体１０
２を成長させ、その上に第１のポリシリコン層１０３を
含むゲート・スタックを形成する。論理デバイス領域１
０１の上の基板上に薄いゲート誘電体２００を形成す
る。論理デバイス領域１０１に第２のポリシリコン層３
００を形成する。第２のポリシリコン層３００の厚さは
少なくともメモリ・アレイ領域内のゲート・スタックと
同じ厚さにされる。化学機械研摩（ＣＭＰ）を使用して
構造を平坦化し、メモリ・アレイ領域と論理デバイス領
域内のゲート・スタックにパターン形成する。
Ｐ）を使用して２通りの異なるゲート誘電体厚を製作す
るためのプロセスを提供すること。 【解決手段】 メモリ・アレイ領域２０１と論理デバイ
ス領域１０１とを備えた基板上に厚いゲート誘電体１０
２を成長させ、その上に第１のポリシリコン層１０３を
含むゲート・スタックを形成する。論理デバイス領域１
０１の上の基板上に薄いゲート誘電体２００を形成す
る。論理デバイス領域１０１に第２のポリシリコン層３
００を形成する。第２のポリシリコン層３００の厚さは
少なくともメモリ・アレイ領域内のゲート・スタックと
同じ厚さにされる。化学機械研摩（ＣＭＰ）を使用して
構造を平坦化し、メモリ・アレイ領域と論理デバイス領
域内のゲート・スタックにパターン形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体デバ
イスを生産するための方法に関し、より詳細には半導体
デバイスの生産時に化学機械研摩（ＣＭＰ）操作を使用
してポリシリコン・マスクからのトポグラフィ変動を低
減する方法に関する。
イスを生産するための方法に関し、より詳細には半導体
デバイスの生産時に化学機械研摩（ＣＭＰ）操作を使用
してポリシリコン・マスクからのトポグラフィ変動を低
減する方法に関する。
【０００２】
【従来の技術】マージされたダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）論理回路（たとえば、い
わゆる「ハイブリッド回路」）は、性能の点で可能な利
点をもたらすものである。しかし、高性能（たとえば、
より高い速度）を達成するためには論理回路内に薄いゲ
ート誘電体が必要であり、高い歩留まりを達成するため
にはＤＲＡＭアレイ内に厚いゲート酸化物が必要であ
る。
アクセス・メモリ（ＤＲＡＭ）論理回路（たとえば、い
わゆる「ハイブリッド回路」）は、性能の点で可能な利
点をもたらすものである。しかし、高性能（たとえば、
より高い速度）を達成するためには論理回路内に薄いゲ
ート誘電体が必要であり、高い歩留まりを達成するため
にはＤＲＡＭアレイ内に厚いゲート酸化物が必要であ
る。
【０００３】たとえば、参照により本明細書に組み込ま
れる米国特許第５６６８０３５号に記載され、図６
（Ａ）ないし図６（Ｃ）に示すように、従来のプロセス
では、ポリシリコン・マスクを使用し、論理回路内に薄
いゲート誘電体を成長させている間にＤＲＡＭアレイ内
の厚いゲート誘電体を保護する。
れる米国特許第５６６８０３５号に記載され、図６
（Ａ）ないし図６（Ｃ）に示すように、従来のプロセス
では、ポリシリコン・マスクを使用し、論理回路内に薄
いゲート誘電体を成長させている間にＤＲＡＭアレイ内
の厚いゲート誘電体を保護する。
【０００４】具体的には、図６（Ａ）に示すように、従
来のフォトリソグラフィ技法を使用して、第１のポリシ
リコン層１６上にフォトレジスト層１８をスピンコーテ
ィングおよびパターン形成して、論理デバイス領域３の
上のポリシリコン層１６を露出させ、一方メモリ・デバ
イス領域５の上のフォトレジストの部分を残す。
来のフォトリソグラフィ技法を使用して、第１のポリシ
リコン層１６上にフォトレジスト層１８をスピンコーテ
ィングおよびパターン形成して、論理デバイス領域３の
上のポリシリコン層１６を露出させ、一方メモリ・デバ
イス領域５の上のフォトレジストの部分を残す。
【０００５】次に、図６（Ａ）に示すように、論理デバ
イス領域３にわたってゲート酸化物層１４まで第１のポ
リシリコン層１６にエッチングが施される。このエッチ
ングは、異方性プラズマ・エッチング、たとえば、リア
クティブ・イオン・エッチング（ＲＩＥ）を使用し、塩
素（Ｃｌ2）などのエッチャント・ガスと、アルゴン
（Ａｒ）などのキャリア・ガスとを使用して行われる。
この結果、ゲート酸化物１４までポリシリコン層１６に
対して選択的エッチングが施される。
イス領域３にわたってゲート酸化物層１４まで第１のポ
リシリコン層１６にエッチングが施される。このエッチ
ングは、異方性プラズマ・エッチング、たとえば、リア
クティブ・イオン・エッチング（ＲＩＥ）を使用し、塩
素（Ｃｌ2）などのエッチャント・ガスと、アルゴン
（Ａｒ）などのキャリア・ガスとを使用して行われる。
この結果、ゲート酸化物１４までポリシリコン層１６に
対して選択的エッチングが施される。
【０００６】ウェット・エッチングを使用して、たとえ
ば、フッ化水素（ＨＦ）酸と水からなる希釈溶液中のデ
ィップ・エッチにより、論理デバイス領域３内の第１の
ゲート酸化物層１４が選択的に除去される。
ば、フッ化水素（ＨＦ）酸と水からなる希釈溶液中のデ
ィップ・エッチにより、論理デバイス領域３内の第１の
ゲート酸化物層１４が選択的に除去される。
【０００７】次に、図６（Ｂ）を参照すると、フォトレ
ジスト層１８が除去され、論理デバイス領域３の上に熱
酸化により第１のゲート酸化物１４より薄い第２のゲー
ト酸化物層１５が形成される。この熱酸化は、図６
（Ｂ）に示すように、ポリシリコン層１６上にシリコン
酸化物層１７も形成する。
ジスト層１８が除去され、論理デバイス領域３の上に熱
酸化により第１のゲート酸化物１４より薄い第２のゲー
ト酸化物層１５が形成される。この熱酸化は、図６
（Ｂ）に示すように、ポリシリコン層１６上にシリコン
酸化物層１７も形成する。
【０００８】次に、図６（Ｃ）を参照すると、論理デバ
イス領域３内の第２のゲート酸化物層１５の上と、熱酸
化中に第１のポリシリコン層１６上に形成された酸化物
層１７の上に、共形の第２のポリシリコン層２０が付着
される。好ましくは、本質的に同じ厚さまで第２および
第１のポリシリコン層１６および２０が付着される。こ
れは、結果的にシリコン基板１０内までもう一方のデバ
イス領域にオーバエッチングを施すことなく、それぞれ
第１および第２のゲート酸化物層１４および１５の上の
ポリシリコン層１６および２０の同時エッチングを実現
するものである。また、第２のポリシリコン層２０に対
し、イオン注入によりＮ型ドーパントのドーピングが施
される。そこからＦＥＴゲート電極を形成するポリシリ
コン層１６および２０の独立ドーピングは、両方のゲー
ト電極内のドーピングを独立に制御するための手段を提
供する。
イス領域３内の第２のゲート酸化物層１５の上と、熱酸
化中に第１のポリシリコン層１６上に形成された酸化物
層１７の上に、共形の第２のポリシリコン層２０が付着
される。好ましくは、本質的に同じ厚さまで第２および
第１のポリシリコン層１６および２０が付着される。こ
れは、結果的にシリコン基板１０内までもう一方のデバ
イス領域にオーバエッチングを施すことなく、それぞれ
第１および第２のゲート酸化物層１４および１５の上の
ポリシリコン層１６および２０の同時エッチングを実現
するものである。また、第２のポリシリコン層２０に対
し、イオン注入によりＮ型ドーパントのドーピングが施
される。そこからＦＥＴゲート電極を形成するポリシリ
コン層１６および２０の独立ドーピングは、両方のゲー
ト電極内のドーピングを独立に制御するための手段を提
供する。
【０００９】しかし、上記のプロセスの結果、まったく
非プレーナの構造が得られる。この非プレーナ性によ
り、０．２５μｍ以下の寸法でリソグラフィ用のプロセ
ス・ウィンドウが大幅に縮小されることになる。
非プレーナの構造が得られる。この非プレーナ性によ
り、０．２５μｍ以下の寸法でリソグラフィ用のプロセ
ス・ウィンドウが大幅に縮小されることになる。
【００１０】もう１つの問題は、アレイ内に自己整合コ
ンタクトを形成することに関連する。このため、アレイ
内のゲートの上にＳｉＮキャップが必要になる。しか
し、余分なマスクを使用して、論理領域からＳｉＮキャ
ップを除去しなければならず（たとえば、さもなけれ
ば、ＳｉＮキャップはゲート酸化物を通る拡散を促進
し、その結果、ＦＥＴの場合にしきい電圧シフトが発生
する）、それにより、集積回路のコストが増大する。
ンタクトを形成することに関連する。このため、アレイ
内のゲートの上にＳｉＮキャップが必要になる。しか
し、余分なマスクを使用して、論理領域からＳｉＮキャ
ップを除去しなければならず（たとえば、さもなけれ
ば、ＳｉＮキャップはゲート酸化物を通る拡散を促進
し、その結果、ＦＥＴの場合にしきい電圧シフトが発生
する）、それにより、集積回路のコストが増大する。
【００１１】
【発明が解決しようとする課題】従来の方法の上記の問
題を考慮して、本発明の一目的は、ポリシリコン・マス
クと化学機械研摩（ＣＭＰ）を使用して２通りの異なる
ゲート誘電体厚を製作するためのプロセスを提供するこ
とにある。
題を考慮して、本発明の一目的は、ポリシリコン・マス
クと化学機械研摩（ＣＭＰ）を使用して２通りの異なる
ゲート誘電体厚を製作するためのプロセスを提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の第１の態様で
は、半導体デバイスを作成する方法は、メモリ・アレイ
領域と論理デバイス領域とを備えた基板を形成するステ
ップと、基板の上に厚いゲート誘電体を成長させるステ
ップと、メモリ・アレイ領域用の厚いゲート誘電体の上
に第１のポリシリコン層を含むゲート・スタックを形成
するステップと、メモリ・アレイ領域内のゲート・スタ
ックの層が薄いゲート酸化物の形成中に厚いゲート酸化
物を保護して、論理デバイス領域の上の基板上に薄いゲ
ート誘電体を形成するステップと、論理デバイス領域内
のゲート・スタック用の第２のポリシリコン層を、第２
のポリシリコン層の厚さが少なくともメモリ・アレイ領
域内のゲート・スタックと同じ厚さになるように形成す
るステップと、化学機械研摩（ＣＭＰ）を使用して構造
を平坦化するステップと、メモリ・アレイ領域と論理デ
バイス領域内のゲート・スタックにパターン形成するス
テップとを含む。
は、半導体デバイスを作成する方法は、メモリ・アレイ
領域と論理デバイス領域とを備えた基板を形成するステ
ップと、基板の上に厚いゲート誘電体を成長させるステ
ップと、メモリ・アレイ領域用の厚いゲート誘電体の上
に第１のポリシリコン層を含むゲート・スタックを形成
するステップと、メモリ・アレイ領域内のゲート・スタ
ックの層が薄いゲート酸化物の形成中に厚いゲート酸化
物を保護して、論理デバイス領域の上の基板上に薄いゲ
ート誘電体を形成するステップと、論理デバイス領域内
のゲート・スタック用の第２のポリシリコン層を、第２
のポリシリコン層の厚さが少なくともメモリ・アレイ領
域内のゲート・スタックと同じ厚さになるように形成す
るステップと、化学機械研摩（ＣＭＰ）を使用して構造
を平坦化するステップと、メモリ・アレイ領域と論理デ
バイス領域内のゲート・スタックにパターン形成するス
テップとを含む。
【００１３】本発明の方法により、ゲート・スタック・
パターン形成のためにプレーナ構造が達成される。その
上、ゲート・キャップにより２重仕事関数ゲートを形成
することがより難しくなる論理領域内ではなくアレイ内
に自己整合コンタクトに必要なゲート・キャップが形成
される。論理領域はＳｉＮマスク加工によって覆われ
ず、余分なブロックアウト・マスクの必要性なしに２重
仕事関数ゲートをもたらす。端部構造は十分平坦化さ
れ、異なる厚さを備えたゲート・スタックが良好な制御
能力とともに達成される。すなわち、薄い酸化物ゲート
と厚い酸化物ゲートを同じチップ上に獲得することがで
きる。
パターン形成のためにプレーナ構造が達成される。その
上、ゲート・キャップにより２重仕事関数ゲートを形成
することがより難しくなる論理領域内ではなくアレイ内
に自己整合コンタクトに必要なゲート・キャップが形成
される。論理領域はＳｉＮマスク加工によって覆われ
ず、余分なブロックアウト・マスクの必要性なしに２重
仕事関数ゲートをもたらす。端部構造は十分平坦化さ
れ、異なる厚さを備えたゲート・スタックが良好な制御
能力とともに達成される。すなわち、薄い酸化物ゲート
と厚い酸化物ゲートを同じチップ上に獲得することがで
きる。
【００１４】
【発明の実施の形態】次に、添付図面、特に図１ないし
図５を参照すると、たとえば、化学機械研摩（ＣＭＰ）
を使用することによりポリシリコン・マスクからのトポ
グラフィを低減するための方法が示されている。
図５を参照すると、たとえば、化学機械研摩（ＣＭＰ）
を使用することによりポリシリコン・マスクからのトポ
グラフィを低減するための方法が示されている。
【００１５】この応用例にＣＭＰを使用する際の問題
は、ゲート・スタックのパターン形成中のオーバエッチ
ングの変動を最小限にするために、ゲート・ポリシリコ
ンの厚さに対する良好な厚さ制御が必要になることであ
る。本発明では、好ましくはＳｉxＮyまたはＳｉＯ2の
研摩ストップ層を使用してゲート・ポリシリコンの厚さ
を制御するが、以下に記載するようにこの問題を解決す
る。
は、ゲート・スタックのパターン形成中のオーバエッチ
ングの変動を最小限にするために、ゲート・ポリシリコ
ンの厚さに対する良好な厚さ制御が必要になることであ
る。本発明では、好ましくはＳｉxＮyまたはＳｉＯ2の
研摩ストップ層を使用してゲート・ポリシリコンの厚さ
を制御するが、以下に記載するようにこの問題を解決す
る。
【００１６】図１および図５の流れ図を参照すると、開
始基板（たとえば、シリコンで形成される）は、たとえ
ば、論理デバイス領域１０１とメモリ・アレイ領域２０
１とを含み、浅いトレンチ分離（ＳＴＩ）１００とトレ
ンチ・キャパシタ（図示せず）がたとえばシリコン基板
内に形成される（ステップ５０１）。
始基板（たとえば、シリコンで形成される）は、たとえ
ば、論理デバイス領域１０１とメモリ・アレイ領域２０
１とを含み、浅いトレンチ分離（ＳＴＩ）１００とトレ
ンチ・キャパシタ（図示せず）がたとえばシリコン基板
内に形成される（ステップ５０１）。
【００１７】好ましくは約５ｎｍ〜約５０ｎｍの範囲内
で、より好ましくは約７ｎｍの厚さを有する厚いゲート
誘電体１０２が形成される（ステップ５０２）。この誘
電体は、熱酸化、窒化などにより形成されたＳｉＯ2ま
たはＳｉＯxＮyにすることができる。
で、より好ましくは約７ｎｍの厚さを有する厚いゲート
誘電体１０２が形成される（ステップ５０２）。この誘
電体は、熱酸化、窒化などにより形成されたＳｉＯ2ま
たはＳｉＯxＮyにすることができる。
【００１８】その後、ドーピングを施した（たとえば、
好ましくはＡｓドープまたはＰドープ）ポリシリコン１
０３が厚いゲート誘電体１０２上に形成される（たとえ
ば、好ましくは化学的気相付着（ＣＶＤ）により付着さ
れる）（ステップ５０３）。ポリシリコン１０３は、好
ましくは約２０〜２００ｎｍの範囲内で、より好ましく
は約５０ｎｍの厚さを有する。
好ましくはＡｓドープまたはＰドープ）ポリシリコン１
０３が厚いゲート誘電体１０２上に形成される（たとえ
ば、好ましくは化学的気相付着（ＣＶＤ）により付着さ
れる）（ステップ５０３）。ポリシリコン１０３は、好
ましくは約２０〜２００ｎｍの範囲内で、より好ましく
は約５０ｎｍの厚さを有する。
【００１９】その後、シリサイド（たとえば、好ましく
はＷＳｉ2）１０４が形成される（たとえば、好ましく
はＣＶＤまたはスパッタリングにより付着される）。シ
リサイド１０４は、好ましくは約２０ｎｍ〜約１００ｎ
ｍの範囲内で、より好ましくは約５０ｎｍの厚さを有す
る（ステップ５０４）。
はＷＳｉ2）１０４が形成される（たとえば、好ましく
はＣＶＤまたはスパッタリングにより付着される）。シ
リサイド１０４は、好ましくは約２０ｎｍ〜約１００ｎ
ｍの範囲内で、より好ましくは約５０ｎｍの厚さを有す
る（ステップ５０４）。
【００２０】次に、パッド窒化物１０５（たとえば、Ｓ
ｉ3Ｎ4）が形成される（たとえば、好ましくはＣＶＤに
より付着される）。窒化物１０５は、好ましくは約２０
ｎｍ〜約３００ｎｍの範囲内で、より好ましくは約１５
０ｎｍの厚さを有する（ステップ５０５）。ただし、前
述のＷＳｉ2層とＳｉ3Ｎ4層は任意選択であり、本発明
を実施するために必須のものではないことに留意された
い。レジスト１０６はゲート構造のメモリ・アレイ部分
の上に形成される。ステップ５０２〜５０５はゲート・
スタックを形成するためのステップを構成する。
ｉ3Ｎ4）が形成される（たとえば、好ましくはＣＶＤに
より付着される）。窒化物１０５は、好ましくは約２０
ｎｍ〜約３００ｎｍの範囲内で、より好ましくは約１５
０ｎｍの厚さを有する（ステップ５０５）。ただし、前
述のＷＳｉ2層とＳｉ3Ｎ4層は任意選択であり、本発明
を実施するために必須のものではないことに留意された
い。レジスト１０６はゲート構造のメモリ・アレイ部分
の上に形成される。ステップ５０２〜５０５はゲート・
スタックを形成するためのステップを構成する。
【００２１】図２を参照すると、論理領域１０１の上の
ゲート・スタック材料はリソグラフィと、ＦおよびＣｌ
ベースのエッチャントを使用するエッチング（たとえ
ば、リアクティブ・イオン・エッチング（ＲＩＥ））と
により除去される（ステップ５０６）。
ゲート・スタック材料はリソグラフィと、ＦおよびＣｌ
ベースのエッチャントを使用するエッチング（たとえ
ば、リアクティブ・イオン・エッチング（ＲＩＥ））と
により除去される（ステップ５０６）。
【００２２】レジスト１０６の除去後、厚いゲート誘電
体１０２（たとえば、酸化物）が論理領域内で剥離され
（たとえば、フッ化水素（ＨＦ）ウェット・エッチなど
による）、好ましくは約２ｎｍ〜約２０ｎｍの範囲内
で、より好ましくは約５ｎｍの厚さを有する薄いゲート
誘電体２００が形成される（たとえば、成長させるかま
たは付着される）（ステップ５０７）。誘電体２００
は、ＳｉＯ2、ＳｉＯxＮy、ＳｉＮ、Ｔａ2Ｏ5、または
Ａｌ2Ｏ3にすることができる。ただし、アレイ領域２０
１内のゲート・スタック層は薄いゲート酸化物２００の
剥離および成長中に厚いゲート酸化物１０２を保護する
ことに留意されたい。
体１０２（たとえば、酸化物）が論理領域内で剥離され
（たとえば、フッ化水素（ＨＦ）ウェット・エッチなど
による）、好ましくは約２ｎｍ〜約２０ｎｍの範囲内
で、より好ましくは約５ｎｍの厚さを有する薄いゲート
誘電体２００が形成される（たとえば、成長させるかま
たは付着される）（ステップ５０７）。誘電体２００
は、ＳｉＯ2、ＳｉＯxＮy、ＳｉＮ、Ｔａ2Ｏ5、または
Ａｌ2Ｏ3にすることができる。ただし、アレイ領域２０
１内のゲート・スタック層は薄いゲート酸化物２００の
剥離および成長中に厚いゲート酸化物１０２を保護する
ことに留意されたい。
【００２３】図３を参照すると、第２のポリシリコン層
３００（たとえば、好ましくはドープなし）が形成され
（たとえば、好ましくはＣＶＤなどにより付着され
る）、論理デバイス領域内のゲートに使用される（ステ
ップ５０８）。第２のポリシリコン層３００の厚さは、
その後の研摩ステップ中にプレーナ性を達成するため
に、少なくともメモリ・アレイ領域内の全ゲート・スタ
ックと同じ厚さでなければならない。
３００（たとえば、好ましくはドープなし）が形成され
（たとえば、好ましくはＣＶＤなどにより付着され
る）、論理デバイス領域内のゲートに使用される（ステ
ップ５０８）。第２のポリシリコン層３００の厚さは、
その後の研摩ステップ中にプレーナ性を達成するため
に、少なくともメモリ・アレイ領域内の全ゲート・スタ
ックと同じ厚さでなければならない。
【００２４】次に、研摩ストップとしてメモリ・アレイ
領域２０１内のパッド窒化物（たとえば、Ｓｉ3Ｎ4）層
１０５を使用する化学機械研摩（ＣＭＰ）を使用して、
この構造が平坦化される（ステップ５０９）。Ｓｉ3Ｎ4
層がまったくない場合、第１のポリシリコン層１０３の
上に形成する薄いゲート誘電体２００を研摩ストップと
して使用することができる。
領域２０１内のパッド窒化物（たとえば、Ｓｉ3Ｎ4）層
１０５を使用する化学機械研摩（ＣＭＰ）を使用して、
この構造が平坦化される（ステップ５０９）。Ｓｉ3Ｎ4
層がまったくない場合、第１のポリシリコン層１０３の
上に形成する薄いゲート誘電体２００を研摩ストップと
して使用することができる。
【００２５】図４を参照すると、リソグラフィおよびＲ
ＩＥを使用してゲート・スタックを、パターン形成する
（ステップ５１０）。ただし、ＲＩＥにハード・マスク
が必要な場合、ハード・マスクとして機能するように、
ＣＭＰステップ後にＳｉＯ2またはＳｉ3Ｎ4などのもう
１つの誘電体を付着させることができることに留意され
たい。
ＩＥを使用してゲート・スタックを、パターン形成する
（ステップ５１０）。ただし、ＲＩＥにハード・マスク
が必要な場合、ハード・マスクとして機能するように、
ＣＭＰステップ後にＳｉＯ2またはＳｉ3Ｎ4などのもう
１つの誘電体を付着させることができることに留意され
たい。
【００２６】その後、イオン注入およびアニーリングに
より論理領域内のすべての拡散部４０１およびゲート３
００のドーピングが達成される（ステップ５１１）。
より論理領域内のすべての拡散部４０１およびゲート３
００のドーピングが達成される（ステップ５１１）。
【００２７】標準的なシリサイド・プロセス、金属付
着、アニーリング、ウェット・エッチングにより、論理
領域内のすべての拡散部ならびにゲート上にシリサイド
４０２が形成される（ステップ５１２）。
着、アニーリング、ウェット・エッチングにより、論理
領域内のすべての拡散部ならびにゲート上にシリサイド
４０２が形成される（ステップ５１２）。
【００２８】本発明による上記のプロセスにはいくつか
の利点がある。第１に、ゲート・スタック・パターン形
成のためにプレーナ構造が達成される。その上、（ゲー
ト・キャップにより２重仕事関数ゲートを形成すること
がより難しくなる）論理領域内ではなく、（自己整合コ
ンタクトに必要な）アレイ内にゲート・キャップが形成
される。
の利点がある。第１に、ゲート・スタック・パターン形
成のためにプレーナ構造が達成される。その上、（ゲー
ト・キャップにより２重仕事関数ゲートを形成すること
がより難しくなる）論理領域内ではなく、（自己整合コ
ンタクトに必要な）アレイ内にゲート・キャップが形成
される。
【００２９】論理領域はキャップ窒化物（たとえば、Ｓ
ｉＮマスク）によって覆われず、それにより、２重仕事
関数ゲート用の注入中にマスク・ステップ（たとえば、
ブロックアウト・マスク）が省かれる。端部構造は十分
平坦化される。
ｉＮマスク）によって覆われず、それにより、２重仕事
関数ゲート用の注入中にマスク・ステップ（たとえば、
ブロックアウト・マスク）が省かれる。端部構造は十分
平坦化される。
【００３０】さらに、異なる厚さを備えたゲート・スタ
ックが良好な制御能力とともに実現される。すなわち、
薄い酸化物ゲートと厚い酸化物ゲートを同じチップ上に
獲得することができる。
ックが良好な制御能力とともに実現される。すなわち、
薄い酸化物ゲートと厚い酸化物ゲートを同じチップ上に
獲得することができる。
【００３１】本発明は上記の方法または実施例あるいは
その両方に限定されない。どのような方法でも本発明に
より利益が得られるが、それは２重ゲート酸化物または
２通りの異なるゲート・スタックあるいはその両方を必
要とする。たとえば、メモリ・アレイ領域に組込みフラ
ッシュ・メモリの製造は本発明の方法により多大な利益
が得られるだろう。
その両方に限定されない。どのような方法でも本発明に
より利益が得られるが、それは２重ゲート酸化物または
２通りの異なるゲート・スタックあるいはその両方を必
要とする。たとえば、メモリ・アレイ領域に組込みフラ
ッシュ・メモリの製造は本発明の方法により多大な利益
が得られるだろう。
【図１】本発明の好ましい実施形態により半導体デバイ
スを形成するプロセスによって形成された構造を示す図
であり、論理デバイス領域とメモリ・アレイ領域を有す
る基板上にメモリ・ゲート・スタックを形成するステッ
プを示す図である。
スを形成するプロセスによって形成された構造を示す図
であり、論理デバイス領域とメモリ・アレイ領域を有す
る基板上にメモリ・ゲート・スタックを形成するステッ
プを示す図である。
【図２】本発明の好ましい実施形態により半導体デバイ
スを形成するプロセスによって形成された構造を示す図
であり、論理デバイス領域の上のメモリ・ゲート・スタ
ック材料を選択的に除去するステップを含む、図１の構
造の加工を示す図である。
スを形成するプロセスによって形成された構造を示す図
であり、論理デバイス領域の上のメモリ・ゲート・スタ
ック材料を選択的に除去するステップを含む、図１の構
造の加工を示す図である。
【図３】本発明の好ましい実施形態により半導体デバイ
スを形成するプロセスによって形成された構造を示す図
であり、薄いゲート誘電体２００の上にポリシリコン３
００を形成するステップを含む、図２の構造の論理ゲー
ト・スタックの加工を示す図である。
スを形成するプロセスによって形成された構造を示す図
であり、薄いゲート誘電体２００の上にポリシリコン３
００を形成するステップを含む、図２の構造の論理ゲー
ト・スタックの加工を示す図である。
【図４】本発明の好ましい実施形態により半導体デバイ
スを形成するプロセスによって形成された構造を示す図
であり、そのパターン形成とイオン注入ならびにシリサ
イド・プロセスを含む、図３の構造のゲート・スタック
の加工を示す図である。
スを形成するプロセスによって形成された構造を示す図
であり、そのパターン形成とイオン注入ならびにシリサ
イド・プロセスを含む、図３の構造のゲート・スタック
の加工を示す図である。
【図５】本発明の方法のプロセスの流れ図である。
【図６】半導体デバイスを形成する従来のプロセスを示
す図である。
す図である。
【図７】半導体デバイスを形成する従来のプロセスを示
す図である。
す図である。
【図８】半導体デバイスを形成する従来のプロセスを示
す図である。
す図である。
１００ 浅いトレンチ分離（ＳＴＩ） １０１ 論理デバイス領域 １０２ 厚いゲート誘電体 １０３ 第１のポリシリコン層 １０４ シリサイド １０５ パッド窒化物 １０６ レジスト ２００ 薄いゲート誘電体 ２０１ メモリ・アレイ領域 ３００ 第２のポリシリコン層 ４０１ 拡散部 ４０２ シリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２Ｈ (72)発明者 ジェフリー・ピーター・ガンビノ アメリカ合衆国06755 コネチカット州ゲ イローズビル ウェバタック・ロード 12 (72)発明者 カール・ジェー・ラデンス アメリカ合衆国12540 ニューヨーク州ラ グランジェビル カチラー・ドライブ 35
Claims (16)
- 【請求項１】半導体デバイスを形成する方法であって、 メモリ・アレイ領域と論理デバイス領域とを備えた基板
を形成するステップと、 前記基板の上に厚いゲート誘電体を成長させるステップ
と、 前記メモリ・アレイ領域用の前記厚いゲート誘電体の上
に第１のポリシリコン層を含むゲート・スタックを形成
するステップと、 前記メモリ・アレイ領域内の前記ゲート・スタックの層
で前記厚いゲート酸化物を保護して、前記論理デバイス
領域の上の前記基板上に薄いゲート誘電体を形成するス
テップと、 前記論理デバイス領域内の前記ゲート・スタック用の第
２のポリシリコン層を、前記第２のポリシリコン層の厚
さが少なくとも前記メモリ・アレイ領域内の前記ゲート
・スタックと同じ厚さになるように形成するステップ
と、 化学機械研摩（ＣＭＰ）を使用して、結果として得られ
る構造を平坦化するステップと、 前記メモリ・アレイ領域と前記論理デバイス領域内の前
記ゲート・スタックにパターン形成するステップとを含
む方法。 - 【請求項２】前記ゲート・スタックを形成するステップ
が、 前記厚いゲート誘電体の上にドープ・ポリシリコンから
なる前記第１のポリシリコン層を形成するステップと、 前記第１のポリシリコン層の上にシリサイドを形成する
ステップと、 前記シリサイドの上にパッド窒化物を形成するステップ
と、 リソグラフィおよびエッチングにより前記論理デバイス
領域の上の前記ゲート・スタックの材料を除去するステ
ップとを含む、請求項１に記載の方法。 - 【請求項３】前記基板上に前記厚い誘電体を形成した
後、前記論理デバイス領域内の前記厚いゲート誘電体を
剥離するステップをさらに含む、請求項１に記載の方
法。 - 【請求項４】前記ゲート・スタックがキャップ窒化物層
を有し、前記平坦化が研摩ストップとして前記メモリ・
アレイ領域内のキャップ窒化物層を使用することを含
む、請求項１に記載の方法。 - 【請求項５】前記薄いゲート誘電体が前記第１のポリシ
リコン層の上に形成され、ＣＭＰ中に研摩ストップとし
て使用される、請求項１に記載の方法。 - 【請求項６】前記パターン形成がリソグラフィおよびリ
アクティブ・イオン・エッチング（ＲＩＥ）を使用して
行われ、前記方法が、 イオン注入およびアニーリングにより前記論理デバイス
領域内の拡散部およびゲートにドーピングを施すステッ
プと、 前記論理デバイス領域内の前記拡散部および前記ゲート
上にシリサイドを形成するステップとをさらに含む、請
求項１に記載の方法。 - 【請求項７】前記第２のポリシリコン層が、化学的気相
付着（ＣＶＤ）により付着されたドープなしポリシリコ
ン層を含み、前記論理デバイス領域内のゲート用であ
る、請求項１に記載の方法。 - 【請求項８】前記第２のポリシリコン層の厚さが少なく
とも前記メモリ・アレイ領域内の全ゲート・スタックと
同じ厚さである、請求項１に記載の方法。 - 【請求項９】前記パッド窒化物がＳｉ3Ｎ4からなり、研
摩ストップとして機能する、請求項２に記載の方法。 - 【請求項１０】前記第１のポリシリコン層の上に形成さ
れた前記薄いゲート誘電体が研摩ストップとして使用さ
れる、請求項１に記載の方法。 - 【請求項１１】２通りの異なるゲート誘電体厚を有する
半導体デバイスを形成する方法であって、 第１の領域と第２の領域とを備えた基板を形成するステ
ップと、 前記基板の上に厚いゲート誘電体を成長させるステップ
と、 前記第１の領域用の前記厚いゲート誘電体の上に第１の
ポリシリコン層を含むゲート・スタックを形成するステ
ップと、 前記第１の領域内の前記ゲート・スタックの層で前記厚
いゲート酸化物を保護して、前記第２の領域の上の前記
基板上に薄いゲート誘電体を形成するステップと、 前記第２の領域内の前記ゲート・スタック用の第２のポ
リシリコン層を、前記第２のポリシリコン層の厚さが少
なくとも前記第１の領域内の前記ゲート・スタックと同
じ厚さになるように形成するステップと、 化学機械研摩（ＣＭＰ）を使用して、結果として得られ
る構造を平坦化するステップとを含む方法。 - 【請求項１２】前記第１の領域と前記第２の領域内の前
記ゲート・スタックにパターン形成するステップをさら
に含む、請求項１１に記載の方法。 - 【請求項１３】前記第１の領域がメモリ・アレイ領域を
含み、前記第２の領域が論理デバイス領域を含む、請求
項１１に記載の方法。 - 【請求項１４】前記ゲート・スタックを形成するステッ
プが、 前記厚いゲート誘電体の上にドープ・ポリシリコンから
なる前記第１のポリシリコン層を形成するステップと、 前記第１のポリシリコン層の上にシリサイドを形成する
ステップと、 前記シリサイドの上にパッド窒化物を形成するステップ
と、 リソグラフィおよびエッチングにより前記第２の領域の
上の前記ゲート・スタックの材料を除去するステップと
を含む、請求項１１に記載の方法。 - 【請求項１５】組込みフラッシュ・メモリを有する半導
体デバイスを形成する方法であって、 第１の領域と第２の領域とを備えた基板を形成するステ
ップと、 前記基板の上に厚いゲート誘電体を成長させるステップ
と、 前記第１の領域用の前記厚いゲート誘電体の上に第１の
ポリシリコン層を含むゲート・スタックを形成するステ
ップと、 前記第１の領域内の前記ゲート・スタックの層で前記厚
いゲート酸化物を保護して、前記第２の領域の上の前記
基板上に薄いゲート誘電体を形成するステップと、 前記第２の領域内の前記ゲート・スタック用の第２のポ
リシリコン層を形成するステップと、 化学機械研摩（ＣＭＰ）を使用して、結果として得られ
る構造を平坦化するステップとを含む方法。 - 【請求項１６】前記第１の領域と前記第２の領域内の前
記ゲート・スタックにパターン形成するステップであっ
て、前記第２のポリシリコン層の厚さが少なくとも前記
第１の領域内の前記ゲート・スタックと同じ厚さである
ステップをさらに含む、請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/359,290 US6200834B1 (en) | 1999-07-22 | 1999-07-22 | Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization |
| US09/359290 | 1999-07-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077321A true JP2001077321A (ja) | 2001-03-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000220495A Pending JP2001077321A (ja) | 1999-07-22 | 2000-07-21 | ポリシリコン・マスクと化学機械研摩（ｃｍｐ）平坦化を使用して２通りの異なるゲート誘電体厚を製作するためのプロセス |
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|---|---|
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- 2000-03-30 TW TW089105984A patent/TW440938B/zh not_active IP Right Cessation
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