KR100417195B1 - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000007772 electrode material Substances 0.000 claims abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims 3
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
본 발명은 선택적 에피택셜 성장 기법의 질화물과 산화물에 대한 선택성 차이를 이용하여 게이트 구조를 형성하는 반도체 소자의 제조방법에 관한 것으로서, 본 발명의 반도체 소자의 제조방법은 소자 격리막에 의해 정의되는 활성 영역을 구비하는 절연 기판 상에 제 1 산화막을 적층한 후, 상기 기판 상의 활성 영역의 제 1 산화막을 선택적으로 식각하여 제거하여 게이트 형성 공간을 확보하는 단계와, 상기 제 1 산화막을 포함한 기판 전면 상에 질화물층을 적층한 후, 이방성 식각을 통해 상기 게이트 형성 공간의 제 1 산화막의 양측면에 게이트 측벽을 형성하는 단계와, 상기 제 1 산화막 및 게이트 측벽을 포함한 기판 전면에 게이트 산화막 형성 물질을 증착한 다음, 선택적으로 패터닝하여 기판 상의 게이트 형성 공간에 게이트 산화막을 형성하는 단계와, 선택적 에피택셜 성장 기법을 이용하여 상기 게이트 산화막 상의 게이트 형성 공간에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 물질 및 제 1 산화막의 표면을 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 선택적 에피택셜 성장 기법의 질화물과 산화물에 대한 선택성 차이를 이용하여 게이트 구조를 형성하는 반도체 소자의 제조방법에 관한 것이다.
종래의 일반적인 반도체 소자의 게이트 구조 형성 기술은 반도체 기판에 소자 격리막을 형성한 후에 산화막 및 게이트 전극 형성 물질을 차례로 증착한 다음 포토리소그래피 공정을 통해 상기 산화막 및 게이트 전극 형성 물질을 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 방식이다. 이러한 방식에 있어서, 상기포토리소그래피 공정의 마스크를 이용한 타겟(target) 폭은 게이트 산화막 및 게이트 전극의 폭과 일치한다.
그러나, 최근 반도체 소자가 고집적화되어 서브미크론 이하의 미세 패턴이 요구되고 있으나, 포토리소그래피 공정의 한계로 인하여 미세 선 폭의 게이트 구현에 어려움이 있다. 이에 대한 대안으로 선택적 에피택셜 성장 기법을 이용한 게이트 구조 형성 방법이 시도되고 있으며, 반도체 소자 공정에서 상기 선택적 에피택셜 성장 기법의 적용은 셀 사이즈의 축소와 공정 단순화 차원에서 높이 평가되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 선택적 에피택셜 성장 기법을 적용하여 게이트 형성 공정의 순서를 바꾸어 줌으로써 게이트 구조의 패터닝을 위한 포토리소그래피 공정의 기술적인 부담을 줄여 주어, 공정 마진(margin) 확보 및 기존 장비의 적용 범위 확장을 꾀할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1 내지 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 절연 기판 102 : 소자 격리막
103 : 제 1 산화막 104 : 게이트 측벽
105 : 게이트 산화막 106 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 소자 격리막에 의해 정의되는 활성 영역을 구비하는 절연 기판 상에 제 1 산화막을 적층한 후, 상기 기판 상의 활성 영역의 제 1 산화막을 선택적으로 식각하여 제거하여 게이트 형성 공간을 확보하는 단계와, 상기 제 1 산화막을 포함한 기판 전면 상에 질화물층을 적층한 후, 이방성 식각을 통해 상기 게이트 형성 공간의 제 1 산화막의 양측면에 게이트 측벽을 형성하는 단계와, 상기 제 1 산화막 및 게이트 측벽을 포함한 기판 전면에 게이트 산화막 형성 물질을 증착한 다음, 선택적으로 패터닝하여 기판 상의 게이트 형성 공간에 게이트 산화막을 형성하는 단계와, 선택적 에피택셜 성장 기법을 이용하여 상기 게이트 산화막 상의 게이트 형성 공간에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 물질 및 제 1 산화막의 표면을 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조방법은 게이트 구조 형성 공정의 순서를 종래와는 달리 게이트 측벽을 먼저 형성하고 그 이후에 게이트 전극을 형성하는 방식을 택함으로써 종래의 포토리소그래피 공정에서의 마스크를 통한 타겟의 너비를 게이트에서 게이트 측벽을 포함한 너비까지 넓게 한다. 따라서, 미세 선 폭의 게이트 구현을 위한 새로운 장비의 도입 없이 종래의 장비로도 충분히 미세 소자 공정을 수행할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 반도체 소자 및 그 제조방법을 상세히 설명하기로 한다. 도 1 내지 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저 도 1에 도시한 바와 같이, 절연 기판(101) 상에 필드 산화 또는 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막(102)을 형성하여 기판 상에 활성 영역을 정의한다. 이어, 상기 기판(101) 전면 상에 제 1 산화막(103)을 형성한다. 상기 제 1 산화막(103)은 후속의 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 위한 구조물이며 동시에 후속의 반응 이온 식각(ReactiveIon Etching, 이하 RIE로 칭함)에 의한 기판의 손상을 방지하는 역할을 수행한다. 상기 제 1 산화막(103)을 도 2에 도시한 바와 같이, 상기 활성 영역의 기판이 드러나도록 상기 제 1 산화막(103)을 선택적으로 패터닝하여 게이트 형성 공간(110)을 확보한다. 이 때, 상기 게이트 형성 공간(110)의 폭은 게이트 전극(106)과 게이트 전극의 양측면에 형성되는 게이트 측벽(104)의 폭을 합한 정도의 크기이다.
상기의 게이트 형성 공간(110)을 확보하는 공정은 본 발명의 핵심 구성이다. 종래의 경우, 게이트 구조를 형성하기 위해서는 게이트 산화막(105) 및 게이트 전극(106)의 패터닝을 위해 상기 게이트 산화막 및 게이트 전극과 동일한 크기의 마스크 패턴이 요구되었으나, 본 발명의 경우에는 상기 게이트 형성 공간(110)이 게이트 전극뿐만 아니라 게이트 전극(106)의 양측면에 형성되는 게이트 측벽의 폭까지 담보하기 때문에 상기 제 1 산화막(103)의 패터닝시 종래의 경우보다 포토리소그래피 공정의 마스크 패터닝에 있어서 공정 마진을 담보할 수 있게 되는 것이다.
이어, 도 3에 도시한 바와 같이 상기 제 1 산화막(103)을 포함한 기판(101) 전면 상에 질화막층(104)을 형성한다. 상기 질화막층(104)의 형성 두께는 후속의 게이트 측벽의 두께와 동일하다. 상기 질화막층을 RIE(Reactive Ion Etching)을 이용한 이방성 건식 식각을 실시하여 상기 게이트 형성 공간의 상기 제 1 산화막 양측면에 게이트 측벽(104)을 형성한다.
이어서, 상기 도 4에 도시한 바와 같이 상기 기판 전면 상에 제 2 산화막층을 형성한 다음, 선택적으로 패터닝하여 상기 기판 상의 게이트 형성 공간에 게이트 산화막(105)을 형성한다. 여기서, 상기 게이트 산화막(105)의 형성 물질은 질소를 함유한 산화막으로서 NOx등의 물질이 바람직하다.
상기와 같이 게이트 형성 공간(110)에 게이트 산화막(104)이 형성된 상태에서 도 5에 도시한 바와 같이, 상기 게이트 형성 공간(110)에 선택적 에피택셜 성장 기법(Selective Epitaxial Growth)을 이용해 게이트 전극(106)을 형성한다. 여기서, 에피택셜 성장은 질화물, 산화물 등 여러 물질에서 가능한데 일반적으로 선택적 에피택셜 공정에서 다결정의 발생질화물, 산화물 순으로 선택성을 띤다. 다만, 선택적 에피택셜 성장 기법의 조건을 빠른 성장 속도를 유도할 경우에는 산화물에서도 다결정이 발생된다. 이러한 질화물 및 산화물에서의 다결정 발생의 선택성을 이용하여 상기 게이트 형성 공간(110) 내에 게이트 전극(106)을 형성시키는 것이다. 구체적으로는 상기 게이트 측벽(104) 물질인 질화물에서 에피택셜 성장의 대부분인 측면 성장 이루어지며, 또한 상기 게이트 산화막(105) 물질이 질소를 함유하고 있기 때문에 게이트 산화막으로부터의 수직 성장 또한 발생된다.
한편, 질화물로 이루어진 게이트 측벽(104)에서만 에피택셜 성장이 발생될 경우에는 형성되는 게이트 전극(106) 내부 상에 공극 발생 가능성이 높다. 따라서, 상기와 같이 게이트 산화막(105)의 재료를 질소 성분을 함유한 산화막으로 채택하여 게이트 산화막으로부터의 다결정 성장을 유도하여 상기와 같이 공극이 발생될 가능성을 억제할 수 있게 된다. 그리고, LPCVD(Low Pressure Chemical Vapor Deposition) 또는 RTCVD(Rapid Thermal CVD)를 사용하여 상기와 같은 선택적 에피택셜 성장 공정을 진행할 경우에는, 선 폭이 작은 영역에서 성장 속도가 상승되는마이크로 로딩(micro-loading) 효과에 의하여 공극 발생의 가능성이 현저히 떨어지게 된다.
상기와 같이 게이트 전극(106)이 형성된 상태에서, 도 6에 도시한 바와 같이 상기 게이트 전극(106) 및 제 1 산화막(103)의 표면을 평탄화한다. 이후, 도면에 도시하지 않았지만, 상기 제 1 산화막(103)을 제거하고 소스/드레인 영역을 형성하는 등의 일련의 반도체 소자의 제조 공정을 진행하면 본 발명의 반도체 소자의 제조방법은 완료된다.
상술한 바와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
게이트 구조 형성 공정의 순서를 종래와는 달리 게이트 측벽을 먼저 형성하고 그 이후에 게이트 전극을 형성하는 방식을 택함으로써 종래의 포토리소그래피 공정에서의 마스크를 통한 타겟의 너비를 게이트에서 게이트 측벽을 포함한 너비까지 넓게 한다. 따라서, 미세 선 폭의 게이트 구현을 위한 새로운 장비의 도입 없이 종래의 장비로도 충분히 미세 소자 공정을 수행할 수 있게 된다.
Claims (5)
- 소자 격리막에 의해 정의되는 활성 영역을 구비하는 절연 기판 상에 제 1 산화막을 적층한 후, 상기 기판 상의 활성 영역의 제 1 산화막을 선택적으로 식각하여 제거하여 게이트 형성 공간을 확보하는 단계;상기 제 1 산화막을 포함한 기판 전면 상에 질화물층을 적층한 후, 이방성 식각을 통해 상기 게이트 형성 공간의 제 1 산화막의 양측면에 게이트 측벽을 형성하는 단계;상기 제 1 산화막 및 게이트 측벽을 포함한 기판 전면에 게이트 산화막 형성 물질을 증착한 다음, 선택적으로 패터닝하여 기판 상의 게이트 형성 공간에 게이트 산화막을 형성하는 단계;선택적 에피택셜 성장 기법을 이용하여 상기 게이트 산화막 상의 게이트 형성 공간에 게이트 전극을 형성하는 단계;상기 게이트 전극 물질 및 제 1 산화막의 표면을 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 형성 공간의 폭은 게이트 전극 및 게이트 측벽의 폭을 합한 크기로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화물층은 상기 게이트 측벽의 두께와 동일한 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 질소 산화물(NOx)로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 선택적 에피택셜 성장은 LPCVD 또는 RTCVD 중 어느 하나의 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0032840A KR100417195B1 (ko) | 2002-06-12 | 2002-06-12 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0032840A KR100417195B1 (ko) | 2002-06-12 | 2002-06-12 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040006042A KR20040006042A (ko) | 2004-01-24 |
| KR100417195B1 true KR100417195B1 (ko) | 2004-02-05 |
Family
ID=37315966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0032840A KR100417195B1 (ko) | 2002-06-12 | 2002-06-12 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100417195B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118553619A (zh) * | 2024-07-24 | 2024-08-27 | 杭州积海半导体有限公司 | Mosfet器件的形成方法 |
-
2002
- 2002-06-12 KR KR10-2002-0032840A patent/KR100417195B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040006042A (ko) | 2004-01-24 |
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