KR20020058508A - 금속 대머신 게이트 형성방법 - Google Patents
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Abstract
본 발명은 금속 대머신 게이트의 형성방법에 있어서, 실리콘기판상에 게이트절연막과 폴리실리콘을 차례로 증착하고 소정패턴으로 패터닝하여 더미 폴리실리콘게이트를 형성하는 단계와; 이온주입에 의해 실리콘기판 소정영역에 소오스 및 드레인을 형성하는 단계; 상기 폴리실리콘게이트 측면에 측벽 스페이서를 형성하는 단계; 상기 기판 전면에 층간절연막을 증착하는 단계; 폴리실리콘에 대해 고선택비를 갖는 슬러리를 사용하여 CMP공정을 진행하여 상기 층간절연막을 연마하여 상기 폴리실리콘게이트의 표면을 노출시키는 단계; 상기 폴리실리콘게이트 표면의 실리콘함유 산화막을 습식식각으로 제거하는 단계: 상기 폴리실리콘게이트와 그 하부의 게이트절연막을 선택적으로 식각하는 단계; 기판상에 게이트절연막과 게이트 형성용 금속을 차례로 증착하는 단계; 및 상기 층간절연막에 대해 고선택비를 갖는 슬러리를 사용하는 CMP공정에 의해 상기 금속을 연마하여 상기 층간절연막의 표면을 노출시키는 단계를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 금속 대머신 게이트 형성방법에 관한 것으로, 특히 대머신 금속게이트 제조공정에 있어서 산화세륨 계열의 슬러리를 사용하여 폴리실리콘에 의해 연마정지가 이루어지는 CMP를 행한 다음, 폴리실리콘을 제거하기 전에 산화세륨계열의 슬러리를 사용함으로 인해 상기 폴리실리콘상에 생성되는 실리콘함유 산화막을 습식식각에 의해 제거하여 후속의 더미 폴리실리콘 제거공정을 원활히 할 수 있도록 하는 금속 대머신 게이트의 형성방법에 관한 것이다.
서브0.10㎛ 소자에서 기존의 폴리실리콘 게이트전극이나 폴리사이드 게이트전극으로는 미세선폭상에서 저저항값을 더 이상 구현할 수 없게 되어 이를 대체할 수 있는 신물질 및 신구조의 게이트전극의 개발이 필요하게 되었다. 그래서 현재는 금속 게이트전극의 개발이 적극적으로 추진되고 있는데 이러한 종래의 트랜지스터 제조공정(즉, 금속 게이트전극을 패터닝한 후 소오스 및 드레인을 형성하는 순서로 수행되는 공정)에서는 몇가지 문제점들이 발생하게 된다. 즉, 금속 게이트전극 식각의 어려움, 식각 및 이온주입공정에서의 플라즈마 손상, 소오스 및 드레인 형성을 위한 후속 열공정에 의한 열적 손상 등이 공정 및 소자특성상 치명적인 한계점으로 작용한다. 따라서 이러한 문제를 해결하기 위한 새로운 구조의 금속전극 제조공정이 제시되었는데 이것이 대머신(Damascene) 금속게이트 공정이다. 대머신 금속게이트공정은 일차적으로 더미 폴리실리콘 게이트를 형성하여 트랜지스터를 제조한 후, 더미 폴리실리콘게이트를 제거한 다음 금속게이트전극을 형성한다는 특징이 있다.
도1에 종래의 대머신 금속게이트 제조공정을 개략적으로 나타내었다.
먼저, 도1a에 나타낸 바와 같이 실리콘기판(1)상에 게이트절연막으로 실리콘산화막(2)을 형성한 후, 폴리실리콘(3)을 증착하고 패터닝한다. 이어서 LDD구조의 트랜지스터를 형성하기 위해 종래의 방식대로 이온주입공정과 측벽 스페이서(4) 형성공정, 소오스 및 드레인(5)의 도펀트를 활성화시키기 위한 열공정을 수행한다.
이어서 도1b에 나타낸 바와 같이 기판 전면에 층간절연막(6)을 증착한다.
다음에 도1c에 나타낸 바와 같이 화학적 기계적 연마(chemical mechanical polishing;CMP)공정으로 층간절연막(6)을 연마하여 폴리실리콘(3)의 표면을 노출시킨다.
이어서 도1d에 나타낸 바와 같이 선택적 식각방식으로 상기 폴리실리콘(3)과 실리콘산화막(2)을 제거한다.
다음에 도1e에 나타낸 바와 같이 게이트절연막(7)과 게이트전극 형성을 위한 텅스텐(8)을 차례로 증착한다.
이어서 도1f에 나타낸 바와 같이 상기 층간절연막(6) 상부에 존재하는 게이트절연막(7)과 텅스텐(8)을 CMP 처리하여 최종적으로 금속 대머신 게이트전극을 형성한다.
산화세륨(Ceria)계열의 슬러리의 경우는 폴리실리콘과 산화막의 선택비가 10이상이므로 폴리실리콘이 연마정지막으로 작용하여 CMP공정에 의해 도1c와 같은 모양으로 완벽하게 더미 폴리실리콘(3)의 표면이 노출되게 된다. 그러나 이 경우에 후속공정에 의해서 도1d와 같이 폴리실리콘과 산화막을 제거해야 하는데 도2와 같이 더미 폴리실리콘 표면에 200-300Å 두께의 얇은 층이 생성되어 이를 저해하는 문제가 발생하게 된다. 이 층은 EDS(Energy Dispersive Spectirometer)분석 결과, 실리콘이 풍부하게 함유된(Si-rich) 산화막으로 나타났는데, 이 산화막은 더미 폴리실리콘을 제거하는데 블로킹막(Blocking layer)으로 작용하여 도3과 같이 과도한 폴리실리콘 에칭에도 좀처럼 사라지지 않는 특성을 보여 후속공정 진행에 어려움을 준다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 산화세륨 계열의 슬러리로 폴리실리콘에 의해 연마정지가 이루어지는 CMP를 행한 다음, 상기 산화세륨계열의 슬러리를 사용함으로 인해 폴리실리콘상에 생성되는 실리콘을 함유한 산화막을 습식식각에 의해 제거하여 후속의 더미 폴리실리콘 제거공정을 원활히 할 수 있도록 하는 금속 대머신 게이트의 형성방법을 제공하는데 목적이 있다.
도1a 내지 도1f는 종래기술에 의한 금속 대머신 게이트 제조방법을 나타낸 공정순서도.
도2는 산화세륨계열의 슬러리로 노출시킨 더미 폴리실리콘 표면에 형성된 실리콘함유 산화막을 보여주는 TEM사진.
도3은 실리콘함유 산화막이 폴리실리콘의 제거를 방해하는 현상을 보여주는 사진.
도4는 습식식각에 의해 실리콘함유 산화막을 제거한 후 폴리실리콘의 제거가 원활히 진행되는 것을 보여주는 사진.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트산화막
3 : 더미 폴리실리콘 게이트 4 : 측벽스페이서
5 : 소오스 및 드레인 6 : 층간절연막
7 : 게이트절연막 8 : 금속게이트전극
9 : 실리콘함유 산화막
상기 목적을 달성하기 위한 본 발명은, 금속 대머신 게이트의 형성방법에 있어서, 실리콘기판상에 게이트절연막과 폴리실리콘을 차례로 증착하고 소정패턴으로 패터닝하여 더미 폴리실리콘게이트를 형성하는 단계와; 이온주입에 의해 실리콘기판 소정영역에 소오스 및 드레인을 형성하는 단계; 상기 폴리실리콘게이트 측면에 측벽 스페이서를 형성하는 단계; 상기 기판 전면에 층간절연막을 증착하는 단계; 폴리실리콘에 대해 고선택비를 갖는 슬러리를 사용하여 CMP공정을 진행하여 상기 층간절연막을 연마하여 상기 폴리실리콘게이트의 표면을 노출시키는 단계; 상기 폴리실리콘게이트 표면의 실리콘함유 산화막을 습식식각으로 제거하는 단계: 상기 폴리실리콘게이트와 그 하부의 게이트절연막을 선택적으로 식각하는 단계; 기판상에 게이트절연막과 게이트 형성용 금속을 차례로 증착하는 단계; 및 상기 층간절연막에 대해 고선택비를 갖는 슬러리를 사용하는 CMP공정에 의해 상기 금속을 연마하여 상기 층간절연막의 표면을 노출시키는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
산화세륨계열의 슬러리를 사용하여 더미 폴리실리콘게이트를 연마정지막으로 사용하는 CMP공정은 폴리실리콘의 손상이 거의 없으면서도 웨이퍼내의 균일도나 다이(Die)내의 균일도 측면에서도 기존의 실리카계열의 슬러리를 사용하는 경우보다 월등히 나은 연마특성을 보인다. 따라서 더미 폴리실리콘게이트의 높이를 낮출 수있어 식각등 전후공정에 상당한 이점을 주게 된다. 그러나 실리카계열의 슬러리를 사용하는 CMP공정에서는 나타나지 않았던 더미 폴리실리콘 표면에 얇은 실리콘함유 산화막이 형성되어 이후의 폴리실리콘 제거공정이 원활히 진행되는 것을 저해하는 단점이 나타났다.
본 발명은 더미 폴리실리콘 표면에 생성된 얇은 실리콘함유 산화막을 폴리실리콘을 제거하기 직전에 엑스시튜(Ex-situ) 또는 인시튜(In-situ)로 산화막 에천트로 제거하는 것을 주요 내용으로 한다. 이때, 산화막 에천트로는 불산이나 BOE(Buffered oxide etchant)와 같은 일반적인 산화막 에천트를 사용한다. 이와 같이 실리콘함유 산화막을 제거한 다음, 불연속적으로 또는 연속적으로 폴리실리콘 에천트(질산/불산=100/1)로 폴리실리콘을 제거하는 순서로 공정을 진행한다.
도1을 참조하여 본 발명에 의한 금속 대머신 게이트 형성방법을 설명하면 다음과 같다.
먼저, 도1a에 나타낸 바와 같이 실리콘기판(1)상에 게이트절연막으로 실리콘산화막(2)을 형성한 후, 폴리실리콘(3)을 1300~2000Å 두께로 증착하고 소정패턴으로 패터닝하여 더미 폴리실리콘 게이트를 형성한다. 이어서 LDD구조의 트랜지스터를 형성하기 위해 종래의 방식대로 이온주입공정과 측벽 스페이서(4) 형성공정, 소오스 및 드레인(5)의 도펀트를 활성화시키기 위한 열공정을 수행한다.
이어서 도1b에 나타낸 바와 같이 기판 전면에 층간절연막(6)으로서 예컨대 산화막을 3000~5000Å 두께로 증착한다.
다음에 도1c에 나타낸 바와 같이 산화세륨계열의 슬러리를 사용하는 CMP공정으로 상기 층간절연막(6)을 연마하여 폴리실리콘(3)의 표면을 노출시킨다. 이때, 층간절연막과 폴리실리콘의 연마선택비를 10이상이 유지되도록 한다. 상기 산화세륨계열의 슬러리의 pH는 3~11이 되도록 한다. 이어서 상기 폴리실리콘 표면에 나타나는 실리콘함유 산화막을 불산이나 BOE를 사용하여 제거한다.
이어서 도1d에 나타낸 바와 같이 선택적 식각방식으로 상기 폴리실리콘(3)과 실리콘산화막(2)을 제거한다.
다음에 도1e에 나타낸 바와 같이 게이트절연막(7)과 게이트전극 형성을 위한 텅스텐(8)을 차례로 증착한다.
이어서 도1f에 나타낸 바와 같이 상기 층간절연막(6)에 대해 고선택비를 가지는 슬러리를 사용하는 금속CMP공정을 진행하여 상기 층간절연막(6) 상부에 존재하는 게이트절연막(7)과 텅스텐(8)을 연마하여 최종적으로 금속 대머신 게이트전극을 형성한다. 이때, 상기 슬러리의 pH는 2~7이 되도록 한다.
도4에 이러한 순서로 공정을 진행한 후, 깨끗하게 더미 폴리실리콘이 제거된 모습은 보였다. 본 발명에서 유의할 점은 더미 폴리실리콘 표면에 생성된 얇은 실리콘함유 산화막을 산화막 에천트로 제거할때 과도하게 식각하면 층간절연막도 산화막이라서 손상이 일어날 수 있으므로 층간절연막의 손실이 일어나지 않도록 식각시간을 적정하게 조절해야 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 산화세륨계열의 슬러리를 사용하며 폴리실리콘을 연마정지층으로 이용하는 CMP공정에서 나타나는 폴리실리콘상의 블로킹막을 습식 식각에 의해 제거하므로 금속 대머신게이트 제조에 산화세륨계열의 슬러리를 사용하는 CMP공정을 별도의 추가공정없이 효과적으로 적용할 수 있다. 따라서 CMP공정에서 더미 폴리실리콘의 손상이 거의 일어나지 않으며, 평탄도 또한 좋은 특성을 보이게 된다. 이로부터 얻을 수 있는 효과는 다음과 같다. 첫째, 더미 게이트층의 높이를 낮출 수 있어 패터닝공정, 특히 더미게이트 식각공정이 용이해진다. 둘째, 게이트층의 높이가 낮기 때문에 게이트 사이에 층간절연막을 보이드없이 증착할 수 있다. 세째, 더미 폴리실리콘층의 높이가 낮아 대머진 트렌치로부터의 더미 폴리실리콘의 제거가 용이해진다. 네째, 금속전극의 매립이 용이해진다.
Claims (9)
- 금속 대머신 게이트의 형성방법에 있어서,실리콘기판상에 게이트절연막과 폴리실리콘을 차례로 증착하고 소정패턴으로 패터닝하여 더미 폴리실리콘게이트를 형성하는 단계와;이온주입에 의해 실리콘기판 소정영역에 소오스 및 드레인을 형성하는 단계;상기 폴리실리콘게이트 측면에 측벽 스페이서를 형성하는 단계;상기 기판 전면에 층간절연막을 증착하는 단계;폴리실리콘에 대해 고선택비를 갖는 슬러리를 사용하여 CMP공정을 진행하여 상기 층간절연막을 연마하여 상기 폴리실리콘게이트의 표면을 노출시키는 단계;상기 폴리실리콘게이트 표면의 실리콘함유 산화막을 습식식각으로 제거하는 단계:상기 폴리실리콘게이트와 그 하부의 게이트절연막을 선택적으로 식각하는 단계;기판상에 게이트절연막과 게이트 형성용 금속을 차례로 증착하는 단계; 및상기 층간절연막에 대해 고선택비를 갖는 슬러리를 사용하는 CMP공정에 의해 상기 금속을 연마하여 상기 층간절연막의 표면을 노출시키는 단계를 포함하여 구성되는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 더미 폴리실리콘의 두께를 1300~2000Å 으로 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 층간절연막의 두께를 3000~5000Å 으로 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 폴리실리콘과 층간절연막의 연마선택비는 10이상이 유지되도록 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 폴리실리콘에 대해 고선택비를 갖는 슬러리를 사용하는 CMP공정에 의해 상기 층간절연막을 연마하는 단계에서 산화세륨계열의 슬러리를 사용하여 상기 CMP를 행하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제5항에 있어서,상기 산화세륨계열의 슬러리의 pH는 3~11로 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 실리콘함유 산화막을 불산이나 BOE를 사용하여 제거하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제1항에 있어서,상기 층간절연막에 대해 고선택비를 갖는 슬러리를 사용하는 금속 CMP공정을 진행하여 상기 층간절연막의 표면을 노출시키는 단계에서 금속과 층간절연막의 연마선택비는 50이상이 유지되도록 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
- 제8항에 있어서,상기 CMP공정에 사용되는 슬러리의 pH는 2~7로 하는 것을 특징으로 하는 금속 대머신 게이트 형성방법.
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