JPH08279552A - 集積回路においてトレンチアイソレーション構造を形成する方法 - Google Patents
集積回路においてトレンチアイソレーション構造を形成する方法Info
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- JPH08279552A JPH08279552A JP8101845A JP10184596A JPH08279552A JP H08279552 A JPH08279552 A JP H08279552A JP 8101845 A JP8101845 A JP 8101845A JP 10184596 A JP10184596 A JP 10184596A JP H08279552 A JPH08279552 A JP H08279552A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 ボイドのないトレンチプラグ３６を備えたト
レンチアイソレーション構造を形成することによってト
レンチアイソレーションを備えて製造される集積回路の
信頼性を改善する。 【解決手段】 １つの実施形態では、多結晶シリコン層
２８がトレンチ２２内に形成され、かつ次に酸化されて
第１の誘電体層３０を形成する。第１の誘電体層３０は
次にエッチングされ、かつ第２の誘電体層３４がエッチ
ングされた誘電体層３２の上に続いて形成される。第２
の誘電体層３４の一部が次に化学機械研磨を使用して除
去されトレンチ２２内にボイドのないトレンチプラグ３
６を形成する。さらに、トレンチプラグ３６が形成され
た後の該トレンチプラグ３６のエッチングを最小にする
ことによって信頼性が改善される。
レンチアイソレーション構造を形成することによってト
レンチアイソレーションを備えて製造される集積回路の
信頼性を改善する。 【解決手段】 １つの実施形態では、多結晶シリコン層
２８がトレンチ２２内に形成され、かつ次に酸化されて
第１の誘電体層３０を形成する。第１の誘電体層３０は
次にエッチングされ、かつ第２の誘電体層３４がエッチ
ングされた誘電体層３２の上に続いて形成される。第２
の誘電体層３４の一部が次に化学機械研磨を使用して除
去されトレンチ２２内にボイドのないトレンチプラグ３
６を形成する。さらに、トレンチプラグ３６が形成され
た後の該トレンチプラグ３６のエッチングを最小にする
ことによって信頼性が改善される。
Description
【０００１】
【発明の属する技術分野】この発明は一般的には半導体
装置に関し、かつより特定的には集積回路においてトレ
ンチアイソレーション構造を形成する方法に関する。
装置に関し、かつより特定的には集積回路においてトレ
ンチアイソレーション構造を形成する方法に関する。
【０００２】
【従来の技術】半導体産業は絶えず装置性能を高めかつ
装置の寸法を低減することにより装置の密度を高めるこ
とに奮闘している。与えられたチップサイズに対し、装
置の密度はアクティブまたは能動装置を分離する横方向
距離、または装置のアイソレーション幅、を低減するこ
とによって増大できる。隣接する能動装置間の必要な電
気的アイソレーションを維持しながら、装置のアイソレ
ーション幅を低減することの要望によっていくつかの異
なるアイソレーション機構が開発されるに至っている。
装置の寸法を低減することにより装置の密度を高めるこ
とに奮闘している。与えられたチップサイズに対し、装
置の密度はアクティブまたは能動装置を分離する横方向
距離、または装置のアイソレーション幅、を低減するこ
とによって増大できる。隣接する能動装置間の必要な電
気的アイソレーションを維持しながら、装置のアイソレ
ーション幅を低減することの要望によっていくつかの異
なるアイソレーション機構が開発されるに至っている。
【０００３】高密度集積回路における装置のアイソレー
ションのために提案されている１つの技術はトレンチア
イソレーションである。トレンチアイソレーションによ
れば、まわりの能動領域のフィールド酸化物の浸蝕が除
去され、かつ従って装置のアイソレーション幅が低減で
きる。残念なことに、現存するトレンチアイソレーショ
ン機構によって製造された集積回路はしばしば高いリー
ケージ電流を生じ、かつ従って信頼性が低い。この高い
リーケージ電流の１つの理由はトレンチの側壁に沿って
寄生トランジスタが形成されることである。現存するト
レンチアイソレーション機構によれば、トレンチの充填
物がしばしばトレンチ内へと後退し、従ってトレンチの
側壁のかなりの部分がもはやトレンチの充填物によって
覆われなくなる。その結果、その後トランジスタのゲー
ト電極が、トレンチの側壁に当接する、能動領域の上に
形成されたとき、ゲート電極の一部がトレンチの側壁の
覆われていない部分に沿って延在することになる。これ
によって、能動領域の水平面に沿って形成される伝統的
なトランジスタと直列の、寄生トランジスタが形成され
る。
ションのために提案されている１つの技術はトレンチア
イソレーションである。トレンチアイソレーションによ
れば、まわりの能動領域のフィールド酸化物の浸蝕が除
去され、かつ従って装置のアイソレーション幅が低減で
きる。残念なことに、現存するトレンチアイソレーショ
ン機構によって製造された集積回路はしばしば高いリー
ケージ電流を生じ、かつ従って信頼性が低い。この高い
リーケージ電流の１つの理由はトレンチの側壁に沿って
寄生トランジスタが形成されることである。現存するト
レンチアイソレーション機構によれば、トレンチの充填
物がしばしばトレンチ内へと後退し、従ってトレンチの
側壁のかなりの部分がもはやトレンチの充填物によって
覆われなくなる。その結果、その後トランジスタのゲー
ト電極が、トレンチの側壁に当接する、能動領域の上に
形成されたとき、ゲート電極の一部がトレンチの側壁の
覆われていない部分に沿って延在することになる。これ
によって、能動領域の水平面に沿って形成される伝統的
なトランジスタと直列の、寄生トランジスタが形成され
る。
【０００４】
【発明が解決しようとする課題】この寄生トランジスタ
はトレンチの側壁に沿って形成されるから、伝統的な水
平トランジスタのものより低いしきい値電圧を有する。
従って、前記水平トランジスタがターンオフされるよう
設計された電圧において前記寄生トランジスタがリーク
電流を導通し続ける。
はトレンチの側壁に沿って形成されるから、伝統的な水
平トランジスタのものより低いしきい値電圧を有する。
従って、前記水平トランジスタがターンオフされるよう
設計された電圧において前記寄生トランジスタがリーク
電流を導通し続ける。
【０００５】さらに、現存するトレンチアイソレーショ
ン機構によって製造された集積回路の信頼性はそれらの
中に形成された欠如部またはボイド（ｖｏｉｄｓ）また
はキーホール（ｋｅｙｈｏｌｅｓ）を有するアイソレー
ショントレンチによって悪影響を受ける。もしこれらの
ボイドまたはキーホールがトレンチ平坦化（ｐｌａｎａ
ｒｉｚａｔｉｏｎ）プロセスの間に露出されれば、隣接
するゲート電極はその後前記欠如部またはキーホール内
に形成される導電性フィラメントにより互いにショート
される可能性がある。さらに、高い密度の集積回路要求
に適合するためにトレンチ幅が低減しかつトレンチのア
スペクト比が増大するに応じてボイドの形成はより問題
になってくる。
ン機構によって製造された集積回路の信頼性はそれらの
中に形成された欠如部またはボイド（ｖｏｉｄｓ）また
はキーホール（ｋｅｙｈｏｌｅｓ）を有するアイソレー
ショントレンチによって悪影響を受ける。もしこれらの
ボイドまたはキーホールがトレンチ平坦化（ｐｌａｎａ
ｒｉｚａｔｉｏｎ）プロセスの間に露出されれば、隣接
するゲート電極はその後前記欠如部またはキーホール内
に形成される導電性フィラメントにより互いにショート
される可能性がある。さらに、高い密度の集積回路要求
に適合するためにトレンチ幅が低減しかつトレンチのア
スペクト比が増大するに応じてボイドの形成はより問題
になってくる。
【０００６】従って、高密度の集積回路を改善された信
頼性を備えて製造できるようにするトレンチアイソレー
ション構造の必要性が存在する。
頼性を備えて製造できるようにするトレンチアイソレー
ション構造の必要性が存在する。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の一実施形態によれば、集積回路においてト
レンチアイソレーション構造を形成する方法において、
半導体基板（１２）を提供する段階、前記半導体基板
（１２）の上に横たわるバッファ層（１３）を形成する
段階、前記バッファ層（１３）の上に横たわる耐酸化層
（１５）を形成する段階、前記耐酸化層（１５）および
前記バッファ層（１３）をパターニングして前記バッフ
ァ層（１３）の残りの部分（１４）の上に横たわる前記
耐酸化層（１５）の残りの部分（１６）を残し、かつ前
記半導体基板（１２）の露出部分（２０）を形成する段
階、前記半導体基板（１２）の露出部分（２０）をエッ
チングしてトレンチ（２２）を形成する段階であって、
該トレンチ（２２）はトレンチ底部（２６）およびトレ
ンチ側壁（２４）を備えているもの、前記トレンチ（２
２）内にかつ前記耐酸化層（１５）の前記残りの部分
（１６）の上に横たわるようにシリコン層（２８）を形
成する段階であって、該シリコン層（２８）は前記トレ
ンチ（２２）を充填するには不十分な厚さを有するも
の、前記シリコン層（２８）を酸化して第１の誘電体層
（３０）を形成する段階であって、該第１の誘電体層
（３０）は前記耐酸化層（１５）の前記残りの部分（１
６）の上に横たわりかつ前記トレンチ（２２）内に広が
り、前記第１の誘電体層（３０）は前記トレンチ（２
２）を充填するには不十分な厚さを有するもの、前記第
１の誘電体層（３０）をエッチングしてエッチングされ
た誘電体層（３２）を形成する段階、前記エッチングさ
れた誘電体層（３２）の上に横たわる第２の誘電体層
（３４）を形成する段階、前記第２の誘電体層（３４）
の一部を除去して前記トレンチ（２２）内にトレンチプ
ラグ（３６）を形成する段階、そして前記耐酸化層（１
５）の前記残りの部分（１６）を除去する段階を設け
る。
め、本発明の一実施形態によれば、集積回路においてト
レンチアイソレーション構造を形成する方法において、
半導体基板（１２）を提供する段階、前記半導体基板
（１２）の上に横たわるバッファ層（１３）を形成する
段階、前記バッファ層（１３）の上に横たわる耐酸化層
（１５）を形成する段階、前記耐酸化層（１５）および
前記バッファ層（１３）をパターニングして前記バッフ
ァ層（１３）の残りの部分（１４）の上に横たわる前記
耐酸化層（１５）の残りの部分（１６）を残し、かつ前
記半導体基板（１２）の露出部分（２０）を形成する段
階、前記半導体基板（１２）の露出部分（２０）をエッ
チングしてトレンチ（２２）を形成する段階であって、
該トレンチ（２２）はトレンチ底部（２６）およびトレ
ンチ側壁（２４）を備えているもの、前記トレンチ（２
２）内にかつ前記耐酸化層（１５）の前記残りの部分
（１６）の上に横たわるようにシリコン層（２８）を形
成する段階であって、該シリコン層（２８）は前記トレ
ンチ（２２）を充填するには不十分な厚さを有するも
の、前記シリコン層（２８）を酸化して第１の誘電体層
（３０）を形成する段階であって、該第１の誘電体層
（３０）は前記耐酸化層（１５）の前記残りの部分（１
６）の上に横たわりかつ前記トレンチ（２２）内に広が
り、前記第１の誘電体層（３０）は前記トレンチ（２
２）を充填するには不十分な厚さを有するもの、前記第
１の誘電体層（３０）をエッチングしてエッチングされ
た誘電体層（３２）を形成する段階、前記エッチングさ
れた誘電体層（３２）の上に横たわる第２の誘電体層
（３４）を形成する段階、前記第２の誘電体層（３４）
の一部を除去して前記トレンチ（２２）内にトレンチプ
ラグ（３６）を形成する段階、そして前記耐酸化層（１
５）の前記残りの部分（１６）を除去する段階を設け
る。
【０００８】この場合、前記第２の誘電体層（３４）の
一部を除去する段階は前記第２の誘電体層（３４）を化
学機械的に研磨する段階を具備すると好都合である。
一部を除去する段階は前記第２の誘電体層（３４）を化
学機械的に研磨する段階を具備すると好都合である。
【０００９】また、本発明の別の形態では、集積回路に
おいてトレンチアイソレーション構造を形成する方法に
おいて、半導体基板（１２）を提供する段階、前記半導
体基板（１２）の上に横たわるバッファ層（１３）を形
成する段階、前記バッファ層（１３）の上に横たわる耐
酸化層（１５）を形成する段階、前記耐酸化層（１５）
および前記バッファ層（１３）をパターニングして前記
バッファ層（１３）の残りの部分（１４）の上に横たわ
る前記耐酸化層（１５）の残りの部分（１６）を残し、
かつ前記半導体基板（１２）の第１の露出部分（２０）
を形成する段階、前記半導体基板（１２）の前記第１の
露出部分（２０）をエッチングしてトレンチ（２２）を
形成する段階であって、該トレンチ（２２）はトレンチ
底部（２６）およびトレンチ側壁（２４）を有するも
の、前記トレンチ（２２）内にかつ前記耐酸化層（１
５）の残りの部分（１６）の上に横たわってシリコン層
（２８）を形成する段階であって、該シリコン層（２
８）は前記トレンチ（２２）を充填するには不十分な厚
さを有するもの、前記シリコン層（２８）を酸化して第
１の誘電体層（３０）を形成する段階であって、該第１
の誘電体層（３０）は前記耐酸化層（１５）の残りの部
分（１６）の上に横たわりかつ前記トレンチ（２２）内
に広がり、前記第１の誘電体層（３０）は前記トレンチ
（２２）を充填するには不十分な厚さを有するもの、前
記第１の誘電体層（３０）をエッチングしてエッチング
された誘電体層（３２）を形成する段階、前記エッチン
グされた誘電体層（３２）の上に横たわる第２の誘電体
層（３４）を形成する段階、前記第２の誘電体層（３
４）の一部を除去して前記トレンチ（２２）内にトレン
チプラグ（３６）を形成する段階、前記耐酸化層（１
５）の前記残りの部分（１６）を除去して前記バッファ
層（１３）の前記残りの部分（１４）を露出する段階、
酸化雰囲気中で前記バッファ層（１３）の前記残りの部
分（１４）をアニールして犠牲的酸化物層（３８）を形
成する段階、前記犠牲的酸化物層（３８）を除去して前
記半導体基板（１２）の第２の露出部分（４０）を形成
する段階、そして前記半導体基板（１２）の前記第２の
露出部分（４０）の上に横たわるゲート誘電体層（４
２）を形成する段階を設ける。
おいてトレンチアイソレーション構造を形成する方法に
おいて、半導体基板（１２）を提供する段階、前記半導
体基板（１２）の上に横たわるバッファ層（１３）を形
成する段階、前記バッファ層（１３）の上に横たわる耐
酸化層（１５）を形成する段階、前記耐酸化層（１５）
および前記バッファ層（１３）をパターニングして前記
バッファ層（１３）の残りの部分（１４）の上に横たわ
る前記耐酸化層（１５）の残りの部分（１６）を残し、
かつ前記半導体基板（１２）の第１の露出部分（２０）
を形成する段階、前記半導体基板（１２）の前記第１の
露出部分（２０）をエッチングしてトレンチ（２２）を
形成する段階であって、該トレンチ（２２）はトレンチ
底部（２６）およびトレンチ側壁（２４）を有するも
の、前記トレンチ（２２）内にかつ前記耐酸化層（１
５）の残りの部分（１６）の上に横たわってシリコン層
（２８）を形成する段階であって、該シリコン層（２
８）は前記トレンチ（２２）を充填するには不十分な厚
さを有するもの、前記シリコン層（２８）を酸化して第
１の誘電体層（３０）を形成する段階であって、該第１
の誘電体層（３０）は前記耐酸化層（１５）の残りの部
分（１６）の上に横たわりかつ前記トレンチ（２２）内
に広がり、前記第１の誘電体層（３０）は前記トレンチ
（２２）を充填するには不十分な厚さを有するもの、前
記第１の誘電体層（３０）をエッチングしてエッチング
された誘電体層（３２）を形成する段階、前記エッチン
グされた誘電体層（３２）の上に横たわる第２の誘電体
層（３４）を形成する段階、前記第２の誘電体層（３
４）の一部を除去して前記トレンチ（２２）内にトレン
チプラグ（３６）を形成する段階、前記耐酸化層（１
５）の前記残りの部分（１６）を除去して前記バッファ
層（１３）の前記残りの部分（１４）を露出する段階、
酸化雰囲気中で前記バッファ層（１３）の前記残りの部
分（１４）をアニールして犠牲的酸化物層（３８）を形
成する段階、前記犠牲的酸化物層（３８）を除去して前
記半導体基板（１２）の第２の露出部分（４０）を形成
する段階、そして前記半導体基板（１２）の前記第２の
露出部分（４０）の上に横たわるゲート誘電体層（４
２）を形成する段階を設ける。
【００１０】この場合、前記第２の誘電体層（３４）の
一部を除去する段階は前記第２の誘電体層（３４）を化
学機械的に研磨する段階を含むと好都合である。
一部を除去する段階は前記第２の誘電体層（３４）を化
学機械的に研磨する段階を含むと好都合である。
【００１１】本発明のさらに別の形態では、集積回路に
おいてトレンチアイソレーション構造を形成する方法に
おいて、半導体基板（１２）を提供する段階、前記半導
体基板（１２）の上に横たわるバッファ層（１３）を形
成する段階、前記バッファ層（１３）の上に横たわる耐
酸化層（１５）を形成する段階、前記耐酸化層（１５）
および前記バッファ層（１３）をパターニングして前記
バッファ層（１３）の残りの部分（１４）の上に横たわ
る前記耐酸化層（１５）の残りの部分（１６）を残し、
かつ前記半導体基板（１２）の第１の露出部分（２０）
を形成する段階、前記半導体基板（１２）の前記第１の
露出部分（２０）をエッチングしてトレンチ（２２）を
形成する段階、前記トレンチ（２２）内にかつ前記耐酸
化層（１５）の残りの部分（１６）の上に横たわるよう
誘電体層（３４）を形成する段階、前記誘電体層（３
４）の一部を除去して前記トレンチ（２２）内にトレン
チプラグ（３６）を形成する段階、前記耐酸化層（１
５）の残りの部分（１６）を除去して前記バッファ層
（１３）の残りの部分（１４）を露出する段階、酸化雰
囲気中で前記バッファ層（１３）の残りの部分（１４）
をアニールして犠牲的酸化物層（３８）を形成する段
階、前記犠牲的酸化物層（３８）を除去して前記半導体
基板（１２）の第２の露出部分（４０）を形成する段
階、そして前記半導体基板（１２）の前記第２の露出部
分（４０）の上に横たわるゲート誘電体層（４２）を形
成する段階を設ける。
おいてトレンチアイソレーション構造を形成する方法に
おいて、半導体基板（１２）を提供する段階、前記半導
体基板（１２）の上に横たわるバッファ層（１３）を形
成する段階、前記バッファ層（１３）の上に横たわる耐
酸化層（１５）を形成する段階、前記耐酸化層（１５）
および前記バッファ層（１３）をパターニングして前記
バッファ層（１３）の残りの部分（１４）の上に横たわ
る前記耐酸化層（１５）の残りの部分（１６）を残し、
かつ前記半導体基板（１２）の第１の露出部分（２０）
を形成する段階、前記半導体基板（１２）の前記第１の
露出部分（２０）をエッチングしてトレンチ（２２）を
形成する段階、前記トレンチ（２２）内にかつ前記耐酸
化層（１５）の残りの部分（１６）の上に横たわるよう
誘電体層（３４）を形成する段階、前記誘電体層（３
４）の一部を除去して前記トレンチ（２２）内にトレン
チプラグ（３６）を形成する段階、前記耐酸化層（１
５）の残りの部分（１６）を除去して前記バッファ層
（１３）の残りの部分（１４）を露出する段階、酸化雰
囲気中で前記バッファ層（１３）の残りの部分（１４）
をアニールして犠牲的酸化物層（３８）を形成する段
階、前記犠牲的酸化物層（３８）を除去して前記半導体
基板（１２）の第２の露出部分（４０）を形成する段
階、そして前記半導体基板（１２）の前記第２の露出部
分（４０）の上に横たわるゲート誘電体層（４２）を形
成する段階を設ける。
【００１２】
【発明の実施の形態】図１〜図１１は、断面図で、本発
明の１実施形態に係わる、集積回路においてトレンチア
イソレーション構造を形成する処理工程を示す。図１に
は、半導体基板１２、バッファ層１３、および耐酸化層
（ｏｘｉｄａｔｉｏｎ ｒｅｓｉｓｔａｎｔ ｌａｙｅ
ｒ）１５を備えた集積回路構造の一部１０が示されてい
る。半導体基板１２は好ましくは単結晶シリコン基板で
ある。あるいは、半導体基板１２はシリコンオンインシ
ュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）基板、シリコンオンサファイア（ｓｉｌｉｃｏｎ
ｏｎ ｓａｐｐｈｉｒｅ）基板、その他とすることがで
きる。バッファ層１３は好ましくは１０〜２５ナノメー
トルの範囲の厚さを有する熱成長２酸化シリコン層であ
る。あるいは、バッファ層１３は化学蒸着された２酸化
シリコンとすることもできる。バッファ層１３の形成に
続き、耐酸化層１５がバッファ層１３の上に形成され
る。耐酸化層１５は好ましくは５０〜２００ナノメート
ルの範囲の厚さを有する化学蒸着された窒化シリコンで
ある。あるいは、耐酸化層１５は、シリコンオキシナイ
トライド（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）の
ような、他の材料とすることもできる。
明の１実施形態に係わる、集積回路においてトレンチア
イソレーション構造を形成する処理工程を示す。図１に
は、半導体基板１２、バッファ層１３、および耐酸化層
（ｏｘｉｄａｔｉｏｎ ｒｅｓｉｓｔａｎｔ ｌａｙｅ
ｒ）１５を備えた集積回路構造の一部１０が示されてい
る。半導体基板１２は好ましくは単結晶シリコン基板で
ある。あるいは、半導体基板１２はシリコンオンインシ
ュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）基板、シリコンオンサファイア（ｓｉｌｉｃｏｎ
ｏｎ ｓａｐｐｈｉｒｅ）基板、その他とすることがで
きる。バッファ層１３は好ましくは１０〜２５ナノメー
トルの範囲の厚さを有する熱成長２酸化シリコン層であ
る。あるいは、バッファ層１３は化学蒸着された２酸化
シリコンとすることもできる。バッファ層１３の形成に
続き、耐酸化層１５がバッファ層１３の上に形成され
る。耐酸化層１５は好ましくは５０〜２００ナノメート
ルの範囲の厚さを有する化学蒸着された窒化シリコンで
ある。あるいは、耐酸化層１５は、シリコンオキシナイ
トライド（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）の
ような、他の材料とすることもできる。
【００１３】図２においては、耐酸化層１５の一部の上
に横たわる、フォトマスク１８が使用されて耐酸化層１
５および下に横たわるバッファ層１３をパターニング
し、耐酸化層１５の残りの部分１６がバッファ層１３の
残りの部分１４の上に横たわって残され、かつ半導体基
板１２の第１の部分２０が露出される。フォトレジスト
マスク１８は標準的なフォトリソグラフ・パターニング
プロセスを使用して形成でき、かつ耐酸化層１５および
バッファ層１３は標準的なエッチング技術を使用してパ
ターニングできる。
に横たわる、フォトマスク１８が使用されて耐酸化層１
５および下に横たわるバッファ層１３をパターニング
し、耐酸化層１５の残りの部分１６がバッファ層１３の
残りの部分１４の上に横たわって残され、かつ半導体基
板１２の第１の部分２０が露出される。フォトレジスト
マスク１８は標準的なフォトリソグラフ・パターニング
プロセスを使用して形成でき、かつ耐酸化層１５および
バッファ層１３は標準的なエッチング技術を使用してパ
ターニングできる。
【００１４】図３においては、半導体基板１２の第１の
部分２０が次に標準的なエッチング技術を使用して異方
性エッチングされてトレンチ側壁２４およびトレンチ底
部２６を有するトレンチ２２を形成する。トレンチ２２
が形成された後に、フォトレジストマスク１８が標準的
なフォトレジスト・ストリップ技術を使用して除去され
る。トレンチ２２は好ましくは約２００〜６００ナノメ
ートルの範囲のトレンチ幅および約２００〜１０００ナ
ノメートルの範囲のトレンチ深さを有する。
部分２０が次に標準的なエッチング技術を使用して異方
性エッチングされてトレンチ側壁２４およびトレンチ底
部２６を有するトレンチ２２を形成する。トレンチ２２
が形成された後に、フォトレジストマスク１８が標準的
なフォトレジスト・ストリップ技術を使用して除去され
る。トレンチ２２は好ましくは約２００〜６００ナノメ
ートルの範囲のトレンチ幅および約２００〜１０００ナ
ノメートルの範囲のトレンチ深さを有する。
【００１５】図４においては、次にシリコン層２８が形
成され、該シリコン層２８は耐酸化層１５の残りの部分
１６の上に横たわりかつトレンチ２２内に広がってい
る。シリコン層２８はトレンチ側壁２４およびトレンチ
底部２６に当接しかつトレンチ２２を充填するには不十
分な厚さを有する。好ましい実施形態では、シリコン層
２８は多結晶シリコン層である。あるいは、シリコン層
２８はまたアモルファスシリコン層とすることができ
る。シリコン層２８は５〜６０ナノメートルの範囲の厚
さを有しかつ標準的な被着技術を使用して形成できる。
成され、該シリコン層２８は耐酸化層１５の残りの部分
１６の上に横たわりかつトレンチ２２内に広がってい
る。シリコン層２８はトレンチ側壁２４およびトレンチ
底部２６に当接しかつトレンチ２２を充填するには不十
分な厚さを有する。好ましい実施形態では、シリコン層
２８は多結晶シリコン層である。あるいは、シリコン層
２８はまたアモルファスシリコン層とすることができ
る。シリコン層２８は５〜６０ナノメートルの範囲の厚
さを有しかつ標準的な被着技術を使用して形成できる。
【００１６】図５においては、次にシリコン層２８が酸
素を含む雰囲気中で完全に酸化されてトレンチ２２内に
広がりかつ耐酸化層１５の残りの部分１６の上に横たわ
る第１の誘電体層３０を形成する。第１の誘電体層３０
はトレンチ２２を充填するには不十分な厚さを有する。
好ましい実施形態では、第１の誘電体層３０はウエット
酸化プロセスを使用して形成される。例えば、もしシリ
コン層２８がほぼ３０ナノメートルの厚さを有する多結
晶シリコン層であれば、第１の誘電体層３０は該多結晶
シリコン層を酸素および水素を含む雰囲気中でほぼ３０
分間セ氏約９５０度の温度で酸化することによって形成
できる。あるいは、第１の誘電体層３０はまたドライ酸
化プロセスまたは高圧酸化プロセスを使用して形成でき
る。さらに、トレンチ側壁２４の一部およびトレンチ底
部２６の一部もまた第１の誘電体層３０が形成されると
きに酸化される。
素を含む雰囲気中で完全に酸化されてトレンチ２２内に
広がりかつ耐酸化層１５の残りの部分１６の上に横たわ
る第１の誘電体層３０を形成する。第１の誘電体層３０
はトレンチ２２を充填するには不十分な厚さを有する。
好ましい実施形態では、第１の誘電体層３０はウエット
酸化プロセスを使用して形成される。例えば、もしシリ
コン層２８がほぼ３０ナノメートルの厚さを有する多結
晶シリコン層であれば、第１の誘電体層３０は該多結晶
シリコン層を酸素および水素を含む雰囲気中でほぼ３０
分間セ氏約９５０度の温度で酸化することによって形成
できる。あるいは、第１の誘電体層３０はまたドライ酸
化プロセスまたは高圧酸化プロセスを使用して形成でき
る。さらに、トレンチ側壁２４の一部およびトレンチ底
部２６の一部もまた第１の誘電体層３０が形成されると
きに酸化される。
【００１７】図６においては、第１の誘電体層３０が次
に等方性エッチングされてトレンチ２２内に広がりかつ
耐酸化層１５の残りの部分１６の上に横たわるエッチン
グされた誘電体層３２を形成する。前記酸化プロセスの
結果として、第１の誘電体層３０がボイドのないトレン
チの形成に悪影響を与える表面形態（ｔｏｐｏｇｒａｐ
ｈｙ）をもって形成される。従って、この悪影響を克服
するため、第１の誘電体層３０の一部が除去されて、ボ
イドのないトレンチ充填の形成によりつながる、表面形
態を有するエッチングされた誘電体層３２を形成する。
好ましい実施形態では、第１の誘電体層３０は希釈した
フッ化水素酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）
を使用してエッチングされる。例えば、もし第１の誘電
体層３０が３０ナノメートルの厚さの多結晶シリコン層
によって形成されれば、それはその厚さがほぼ５００オ
ングストローム減少するよう好適にエッチングされる。
その形成の後に、エッチングされた誘電体層３２は次に
酸化雰囲気中でアニールされる。好ましい実施形態で
は、エッチングされた誘電体層３２はドライ酸化プロセ
スを使用してアニールされる。例えば、エッチングされ
た誘電体層３２はドライ酸素を含む雰囲気中で約３０分
間ほぼセ氏９００度の温度でアニールすることができ
る。このアニールは応力およびトレンチ側壁２４とトレ
ンチ底部２６に沿った固定電荷を最小にすることによっ
て最終的なトレンチアイソレーション構造の電気的信頼
性を改善するものと考えられる。
に等方性エッチングされてトレンチ２２内に広がりかつ
耐酸化層１５の残りの部分１６の上に横たわるエッチン
グされた誘電体層３２を形成する。前記酸化プロセスの
結果として、第１の誘電体層３０がボイドのないトレン
チの形成に悪影響を与える表面形態（ｔｏｐｏｇｒａｐ
ｈｙ）をもって形成される。従って、この悪影響を克服
するため、第１の誘電体層３０の一部が除去されて、ボ
イドのないトレンチ充填の形成によりつながる、表面形
態を有するエッチングされた誘電体層３２を形成する。
好ましい実施形態では、第１の誘電体層３０は希釈した
フッ化水素酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）
を使用してエッチングされる。例えば、もし第１の誘電
体層３０が３０ナノメートルの厚さの多結晶シリコン層
によって形成されれば、それはその厚さがほぼ５００オ
ングストローム減少するよう好適にエッチングされる。
その形成の後に、エッチングされた誘電体層３２は次に
酸化雰囲気中でアニールされる。好ましい実施形態で
は、エッチングされた誘電体層３２はドライ酸化プロセ
スを使用してアニールされる。例えば、エッチングされ
た誘電体層３２はドライ酸素を含む雰囲気中で約３０分
間ほぼセ氏９００度の温度でアニールすることができ
る。このアニールは応力およびトレンチ側壁２４とトレ
ンチ底部２６に沿った固定電荷を最小にすることによっ
て最終的なトレンチアイソレーション構造の電気的信頼
性を改善するものと考えられる。
【００１８】図７においては、次に第２の誘電体層３４
がエッチングされた誘電体層３２を覆って形成されかつ
実質的にトレンチ２２を充填する。好ましい実施形態で
は、第２の誘電体層３４は化学蒸着された２酸化シリコ
ンであり、これはソースガスとしてオゾンおよびテトラ
エチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔ
ｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）を使用して被着され
る。あるいは、第２の誘電体層３４はまた、酸化ゲルマ
ニウム、スピンオンガラス、その他、あるいはこれらの
誘電体材料の組合せのような、他の誘電体材料とするこ
ともできる。さらに、第２の誘電体層３４は、プラズマ
増強化学蒸着、電子サイクロトロン共鳴被着、あるいは
スピンオン被着のような、他の技術を使用して形成でき
る。エッチングされた誘電体層３２がトレンチ２２を第
２の誘電体層３４で充填する前に形成されれば、トレン
チ２２内のキーホールまたはボイド形成は最小になるこ
とが分かった。この理由は完全には理解されていない
が、エッチングされた誘電体層３２を形成する、酸化お
よびエッチング処理が第２の誘電体層３４がトレンチ２
２内に形成できるようなプロフィールを生成し、それに
よって６００ナノメートルまたはそれ以下の幅を有する
トレンチにおいてキーホールまたはボイドの形成が最小
になるものと思われる。その形成の後第２の誘電体層３
４は該第２の誘電体層３４を緻密にする（ｄｅｎｓｉｆ
ｙ）ために不活性または酸化雰囲気中でアニールするこ
とができる。
がエッチングされた誘電体層３２を覆って形成されかつ
実質的にトレンチ２２を充填する。好ましい実施形態で
は、第２の誘電体層３４は化学蒸着された２酸化シリコ
ンであり、これはソースガスとしてオゾンおよびテトラ
エチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔ
ｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）を使用して被着され
る。あるいは、第２の誘電体層３４はまた、酸化ゲルマ
ニウム、スピンオンガラス、その他、あるいはこれらの
誘電体材料の組合せのような、他の誘電体材料とするこ
ともできる。さらに、第２の誘電体層３４は、プラズマ
増強化学蒸着、電子サイクロトロン共鳴被着、あるいは
スピンオン被着のような、他の技術を使用して形成でき
る。エッチングされた誘電体層３２がトレンチ２２を第
２の誘電体層３４で充填する前に形成されれば、トレン
チ２２内のキーホールまたはボイド形成は最小になるこ
とが分かった。この理由は完全には理解されていない
が、エッチングされた誘電体層３２を形成する、酸化お
よびエッチング処理が第２の誘電体層３４がトレンチ２
２内に形成できるようなプロフィールを生成し、それに
よって６００ナノメートルまたはそれ以下の幅を有する
トレンチにおいてキーホールまたはボイドの形成が最小
になるものと思われる。その形成の後第２の誘電体層３
４は該第２の誘電体層３４を緻密にする（ｄｅｎｓｉｆ
ｙ）ために不活性または酸化雰囲気中でアニールするこ
とができる。
【００１９】図８においては、第２の誘電体層３４の一
部およびエッチングされた誘電体層３２の一部が次に選
択的に除去されて耐酸化層１５の残りの部分１６を露出
し、かつトレンチ２２内にトレンチプラグ３６を形成す
る。図８に示されるように、トレンチプラグ３６はエッ
チングされた誘電体層３２の残りの部分３３および第２
の誘電体層３４の残りの部分３５からなりかつ実質的に
トレンチ２２を充填する。１つの実施形態では、化学機
械研磨が使用されて第２の誘電体層３４の一部およびエ
ッチングされた誘電体層３２の一部を選択的に除去して
トレンチプラグ３６を形成する。あるいは、トレンチプ
ラグ３６を形成するために標準的なフォトマスクおよび
エッチング技術を使用することもできる。さらに、トレ
ンチプラグ３６はまた標準的なフォトマスクおよびエッ
チング技術を化学機械研磨と組合せて使用することによ
って形成することもできる。装置の信頼性はキーホール
またはボイドを含むトレンチプラグによって悪影響を受
けることに注目すべきである。例えば、もしトレンチプ
ラグを形成するために使用される平坦化プロセスがトレ
ンチ充填プロセスの間に形成されたボイドを露出すれ
ば、その後ゲート電極形成の間に前記ボイド内に導電性
フィラメントまたはストリンガー（ｓｔｒｉｎｇｅｒ）
が形成され、かつ該導電性フィラメントによって隣接す
るゲート電極が互いにショートされる可能性がある。従
って、この発明は６００ナノメートルまたはそれ以下の
幅を有するトレンチにボイドのないトレンチプラグが形
成できるようにするから装置の信頼性を改善できる。
部およびエッチングされた誘電体層３２の一部が次に選
択的に除去されて耐酸化層１５の残りの部分１６を露出
し、かつトレンチ２２内にトレンチプラグ３６を形成す
る。図８に示されるように、トレンチプラグ３６はエッ
チングされた誘電体層３２の残りの部分３３および第２
の誘電体層３４の残りの部分３５からなりかつ実質的に
トレンチ２２を充填する。１つの実施形態では、化学機
械研磨が使用されて第２の誘電体層３４の一部およびエ
ッチングされた誘電体層３２の一部を選択的に除去して
トレンチプラグ３６を形成する。あるいは、トレンチプ
ラグ３６を形成するために標準的なフォトマスクおよび
エッチング技術を使用することもできる。さらに、トレ
ンチプラグ３６はまた標準的なフォトマスクおよびエッ
チング技術を化学機械研磨と組合せて使用することによ
って形成することもできる。装置の信頼性はキーホール
またはボイドを含むトレンチプラグによって悪影響を受
けることに注目すべきである。例えば、もしトレンチプ
ラグを形成するために使用される平坦化プロセスがトレ
ンチ充填プロセスの間に形成されたボイドを露出すれ
ば、その後ゲート電極形成の間に前記ボイド内に導電性
フィラメントまたはストリンガー（ｓｔｒｉｎｇｅｒ）
が形成され、かつ該導電性フィラメントによって隣接す
るゲート電極が互いにショートされる可能性がある。従
って、この発明は６００ナノメートルまたはそれ以下の
幅を有するトレンチにボイドのないトレンチプラグが形
成できるようにするから装置の信頼性を改善できる。
【００２０】図９においては、耐酸化層１５の残りの部
分１６が次に選択的に除去されてバッファ層１３の残り
の部分１４を露出する。耐酸化層１５が窒化シリコンで
ある、好ましい実施形態においては、前記残りの部分１
６はリン酸（ｐｈｏｓｐｈｏｒｉｃ ａｃｉｄ）中で除
去することができる。あるいは、前記残りの部分１６は
また標準的なドライエッチング技術を使用して除去でき
る。バッファ層１３の残りの部分１４は次に酸素を含む
雰囲気中でアニールされて前記残りの部分１４の下に横
たわる犠牲酸化物層（ｓａｃｒｉｆｉｃｉａｌ ｏｘｉ
ｄｅ ｌａｙｅｒ）３８を形成する。好ましい実施形態
では、犠牲酸化物層３８はドライ酸化プロセスを使用し
て形成されかつ１０〜４５ナノメートルの範囲の厚さを
有する。例えば、もし前記残りの部分１４がほぼ１５ナ
ノメートルの厚さを有する熱成長２酸化シリコンであれ
ば、ほぼ４０ナノメートルの厚さを有する犠牲酸化物層
がドライ酸素を含む雰囲気中でほぼセ氏１０００度の温
度で約４０分間前記残りの部分１４をアニールすること
によって形成できる。ドライ酸化プロセスは薄い犠牲酸
化物層が一様にかつ制御可能に形成できることにも注目
すべきである。ドライ酸化プロセスの重要性は犠牲酸化
物層３８が引き続き除去されるときにさらに完全に理解
されるであろう。
分１６が次に選択的に除去されてバッファ層１３の残り
の部分１４を露出する。耐酸化層１５が窒化シリコンで
ある、好ましい実施形態においては、前記残りの部分１
６はリン酸（ｐｈｏｓｐｈｏｒｉｃ ａｃｉｄ）中で除
去することができる。あるいは、前記残りの部分１６は
また標準的なドライエッチング技術を使用して除去でき
る。バッファ層１３の残りの部分１４は次に酸素を含む
雰囲気中でアニールされて前記残りの部分１４の下に横
たわる犠牲酸化物層（ｓａｃｒｉｆｉｃｉａｌ ｏｘｉ
ｄｅ ｌａｙｅｒ）３８を形成する。好ましい実施形態
では、犠牲酸化物層３８はドライ酸化プロセスを使用し
て形成されかつ１０〜４５ナノメートルの範囲の厚さを
有する。例えば、もし前記残りの部分１４がほぼ１５ナ
ノメートルの厚さを有する熱成長２酸化シリコンであれ
ば、ほぼ４０ナノメートルの厚さを有する犠牲酸化物層
がドライ酸素を含む雰囲気中でほぼセ氏１０００度の温
度で約４０分間前記残りの部分１４をアニールすること
によって形成できる。ドライ酸化プロセスは薄い犠牲酸
化物層が一様にかつ制御可能に形成できることにも注目
すべきである。ドライ酸化プロセスの重要性は犠牲酸化
物層３８が引き続き除去されるときにさらに完全に理解
されるであろう。
【００２１】図１０においては、バッファ層１３の残り
の部分１４および犠牲酸化物層３８が除去されて半導体
基板１２の第２の部分４０を露出する。好ましい実施形
態では、前記残りの部分１４および犠牲酸化物層３８は
希釈したフッ化水素酸を使用して等方性エッチングされ
る。図１０に示されるように、トレンチプラグ３６の一
部もまた前記エッチングプロセスの間に除去される。ト
レンチプラグがエッチングされすぎても装置の信頼性が
悪影響を受けることに注目すべきである。例えば、オー
バエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）はトレンチ
側壁のかなりの部分を露出し、従って引き続くゲート電
極形成の間に導電性フィラメントまたはストリンガーが
形成する垂直面を表示させる。従って、オーバエッチン
グは隣接するゲート電極を互いにショートさせる可能性
がある。より重要なことは、トレンチ側壁に沿って形成
される寄生トランジスタのゲート幅はまたトレンチプラ
グがオーバエッチングされる量に依存し、かつ従って、
寄生トランジスタのリーケージ電流はトレンチプラグの
オーバエッチングが増大するに応じて増加する。しかし
ながら、トレンチプラグのエッチングは本発明により最
少化される。これは、２回エッチングする代わりに、最
初に前記残りの部分１４を除去しかつ次に再びその後形
成された犠牲酸化物層を除去し、トレンチプラグ３６は
１回エッチングされるのみであるためである。さらに、
犠牲酸化物層３８は制御可能にかつ一様に形成されるか
ら、それを完全に除去するのに必要なオーバエッチング
もまた最少化される。従って、リーケージ電流およびゲ
ート電極のショートは本発明によって最少化され、かつ
装置の信頼性の向上が達成できる。
の部分１４および犠牲酸化物層３８が除去されて半導体
基板１２の第２の部分４０を露出する。好ましい実施形
態では、前記残りの部分１４および犠牲酸化物層３８は
希釈したフッ化水素酸を使用して等方性エッチングされ
る。図１０に示されるように、トレンチプラグ３６の一
部もまた前記エッチングプロセスの間に除去される。ト
レンチプラグがエッチングされすぎても装置の信頼性が
悪影響を受けることに注目すべきである。例えば、オー
バエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）はトレンチ
側壁のかなりの部分を露出し、従って引き続くゲート電
極形成の間に導電性フィラメントまたはストリンガーが
形成する垂直面を表示させる。従って、オーバエッチン
グは隣接するゲート電極を互いにショートさせる可能性
がある。より重要なことは、トレンチ側壁に沿って形成
される寄生トランジスタのゲート幅はまたトレンチプラ
グがオーバエッチングされる量に依存し、かつ従って、
寄生トランジスタのリーケージ電流はトレンチプラグの
オーバエッチングが増大するに応じて増加する。しかし
ながら、トレンチプラグのエッチングは本発明により最
少化される。これは、２回エッチングする代わりに、最
初に前記残りの部分１４を除去しかつ次に再びその後形
成された犠牲酸化物層を除去し、トレンチプラグ３６は
１回エッチングされるのみであるためである。さらに、
犠牲酸化物層３８は制御可能にかつ一様に形成されるか
ら、それを完全に除去するのに必要なオーバエッチング
もまた最少化される。従って、リーケージ電流およびゲ
ート電極のショートは本発明によって最少化され、かつ
装置の信頼性の向上が達成できる。
【００２２】図１１においては、ゲート誘電体層４２が
次に半導体基板１２の第２の部分４０の上に横たわるよ
う形成される。１つの実施形態では、ゲート誘電体層４
２は熱２酸化シリコン（ｔｈｅｒｍａｌ ｓｉｌｉｃｏ
ｎ ｄｉｏｘｉｄｅ）の層であり、これは第２の部分４
０を熱酸化することによって形成される。あるいは、ゲ
ート誘電体層４２はシリコンオキシナイトライドのよう
な他の誘電体材料とすることができ、これはアンモニア
（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、または一酸化窒素
（ＮＯ）を含む雰囲気中で熱２酸化シリコン層を熱的に
窒化することによって形成できる。さらに、ゲート誘電
体層４２はまた前に述べたガスの１つを含む雰囲気中で
第２の部分４０を直接窒化することによって形成するこ
ともできる。導電層が次に形成されかつパターニングさ
れてトレンチプラグ３６およびゲート誘電体層４２の上
に横たわるトランジスタのゲート電極４４を形成する。
好ましい実施形態では、トランジスタのゲート電極４４
は多結晶シリコンからなる。あるいは、トランジスタの
ゲート電極４４は金属、金属シリサイドまたは多結晶シ
リコンおよび金属または金属シリサイドを含む複合体と
することができる。
次に半導体基板１２の第２の部分４０の上に横たわるよ
う形成される。１つの実施形態では、ゲート誘電体層４
２は熱２酸化シリコン（ｔｈｅｒｍａｌ ｓｉｌｉｃｏ
ｎ ｄｉｏｘｉｄｅ）の層であり、これは第２の部分４
０を熱酸化することによって形成される。あるいは、ゲ
ート誘電体層４２はシリコンオキシナイトライドのよう
な他の誘電体材料とすることができ、これはアンモニア
（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、または一酸化窒素
（ＮＯ）を含む雰囲気中で熱２酸化シリコン層を熱的に
窒化することによって形成できる。さらに、ゲート誘電
体層４２はまた前に述べたガスの１つを含む雰囲気中で
第２の部分４０を直接窒化することによって形成するこ
ともできる。導電層が次に形成されかつパターニングさ
れてトレンチプラグ３６およびゲート誘電体層４２の上
に横たわるトランジスタのゲート電極４４を形成する。
好ましい実施形態では、トランジスタのゲート電極４４
は多結晶シリコンからなる。あるいは、トランジスタの
ゲート電極４４は金属、金属シリサイドまたは多結晶シ
リコンおよび金属または金属シリサイドを含む複合体と
することができる。
【００２３】
【発明の効果】以上の説明および図示は本発明に関連す
る数多くの利点を示している。特に、改善された信頼性
を有するトレンチアイソレーション構造を形成する方法
が開示されている。より詳細には、本発明はサブミクロ
ンのトレンチ幅を有するトレンチにおけるボイドまたは
キーホールの形成がトレンチ内にシリコン層を被着し、
該シリコン層を酸化して誘電体層を形成し、かつ次にト
レンチを誘電体材料で充填する前に該誘電体層をエッチ
ングすることにより、最少化できることを示している。
さらに、本発明はまた、装置の信頼性に悪影響を与え
る、その後形成されるトレンチプラグのオーバエッチン
グを、ドライ酸化プロセスによって犠牲酸化物層を形成
しかつ次に上に横たわるバッファ層が除去されるのと同
時に該犠牲酸化物層を除去することにより、最少化する
ことができることを教示している。従って、本発明によ
り、高い装置密度および高い信頼性を備えた集積回路が
製造できる。
る数多くの利点を示している。特に、改善された信頼性
を有するトレンチアイソレーション構造を形成する方法
が開示されている。より詳細には、本発明はサブミクロ
ンのトレンチ幅を有するトレンチにおけるボイドまたは
キーホールの形成がトレンチ内にシリコン層を被着し、
該シリコン層を酸化して誘電体層を形成し、かつ次にト
レンチを誘電体材料で充填する前に該誘電体層をエッチ
ングすることにより、最少化できることを示している。
さらに、本発明はまた、装置の信頼性に悪影響を与え
る、その後形成されるトレンチプラグのオーバエッチン
グを、ドライ酸化プロセスによって犠牲酸化物層を形成
しかつ次に上に横たわるバッファ層が除去されるのと同
時に該犠牲酸化物層を除去することにより、最少化する
ことができることを教示している。従って、本発明によ
り、高い装置密度および高い信頼性を備えた集積回路が
製造できる。
【００２４】従って、本発明により、前に述べた必要性
および利点に完全に適合する集積回路におけるトレンチ
アイソレーション構造を形成する方法が提供されたこと
が明らかである。本発明がその特定の実施形態に関し説
明されかつ図示されたが、本発明はこれらの例示的な実
施形態に限定されるものではないと考える。当業者は本
発明の精神から離れることなく修正および変更を行うこ
とが可能なことを認識するであろう。例えば、本発明は
トレンチプラグ形成のための特定の平坦化技術に限定さ
れるものではない。さらに、本発明はトレンチ充填のた
めの特定の誘電体層に限定されるものではない。従っ
て、この発明は添付の特許請求の範囲に含まれるすべて
のそのような変更および修正を含むものと考える。
および利点に完全に適合する集積回路におけるトレンチ
アイソレーション構造を形成する方法が提供されたこと
が明らかである。本発明がその特定の実施形態に関し説
明されかつ図示されたが、本発明はこれらの例示的な実
施形態に限定されるものではないと考える。当業者は本
発明の精神から離れることなく修正および変更を行うこ
とが可能なことを認識するであろう。例えば、本発明は
トレンチプラグ形成のための特定の平坦化技術に限定さ
れるものではない。さらに、本発明はトレンチ充填のた
めの特定の誘電体層に限定されるものではない。従っ
て、この発明は添付の特許請求の範囲に含まれるすべて
のそのような変更および修正を含むものと考える。
【図１】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図２】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図３】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図４】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図５】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図６】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図７】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図８】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図９】本発明の１実施形態に係わる処理工程を示す断
面図である。
面図である。
【図１０】本発明の１実施形態に係わる処理工程を示す
断面図である。
断面図である。
【図１１】本発明の１実施形態に係わる処理工程を示す
断面図である。
断面図である。
１０ 集積回路構造の一部 １２ 半導体基板 １３ バッファ層 １５ 耐酸化層 １４ バッファ層１３の残りの部分 １６ 耐酸化層１５の残りの部分 １８ フォトレジストマスク ２０ 半導体基板１２の第１の部分 ２２ トレンチ ２４ トレンチ側壁 ２６ トレンチ底部 ２８ シリコン層 ３０ 第１の誘電体層 ３２ エッチングされた誘電体層 ３４ 第２の誘電体層 ３６ トレンチプラグ ３８ 犠牲酸化物層 ４２ ゲート誘電体層 ４４ トランジスタのゲート電極
Claims (5)
- 【請求項１】 集積回路においてトレンチアイソレーシ
ョン構造を形成する方法であって、 半導体基板（１２）を提供する段階、 前記半導体基板（１２）の上に横たわるバッファ層（１
３）を形成する段階、 前記バッファ層（１３）の上に横たわる耐酸化層（１
５）を形成する段階、 前記耐酸化層（１５）および前記バッファ層（１３）を
パターニングして前記バッファ層（１３）の残りの部分
（１４）の上に横たわる前記耐酸化層（１５）の残りの
部分（１６）を残し、かつ前記半導体基板（１２）の露
出部分（２０）を形成する段階、 前記半導体基板（１２）の露出部分（２０）をエッチン
グしてトレンチ（２２）を形成する段階であって、該ト
レンチ（２２）はトレンチ底部（２６）およびトレンチ
側壁（２４）を備えているもの、 前記トレンチ（２２）内にかつ前記耐酸化層（１５）の
前記残りの部分（１６）の上に横たわるようにシリコン
層（２８）を形成する段階であって、該シリコン層（２
８）は前記トレンチ（２２）を充填するには不十分な厚
さを有するもの、 前記シリコン層（２８）を酸化して第１の誘電体層（３
０）を形成する段階であって、該第１の誘電体層（３
０）は前記耐酸化層（１５）の前記残りの部分（１６）
の上に横たわりかつ前記トレンチ（２２）内に広がり、
前記第１の誘電体層（３０）は前記トレンチ（２２）を
充填するには不十分な厚さを有するもの、 前記第１の誘電体層（３０）をエッチングしてエッチン
グされた誘電体層（３２）を形成する段階、 前記エッチングされた誘電体層（３２）の上に横たわる
第２の誘電体層（３４）を形成する段階、 前記第２の誘電体層（３４）の一部を除去して前記トレ
ンチ（２２）内にトレンチプラグ（３６）を形成する段
階、そして前記耐酸化層（１５）の前記残りの部分（１
６）を除去する段階、 を具備することを特徴とする集積回路においてトレンチ
アイソレーション構造を形成する方法。 - 【請求項２】 前記第２の誘電体層（３４）の一部を除
去する段階は前記第２の誘電体層（３４）を化学機械的
に研磨する段階を具備することを特徴とする請求項１に
記載の方法。 - 【請求項３】 集積回路においてトレンチアイソレーシ
ョン構造を形成する方法であって、 半導体基板（１２）を提供する段階、 前記半導体基板（１２）の上に横たわるバッファ層（１
３）を形成する段階、 前記バッファ層（１３）の上に横たわる耐酸化層（１
５）を形成する段階、 前記耐酸化層（１５）および前記バッファ層（１３）を
パターニングして前記バッファ層（１３）の残りの部分
（１４）の上に横たわる前記耐酸化層（１５）の残りの
部分（１６）を残し、かつ前記半導体基板（１２）の第
１の露出部分（２０）を形成する段階、 前記半導体基板（１２）の前記第１の露出部分（２０）
をエッチングしてトレンチ（２２）を形成する段階であ
って、該トレンチ（２２）はトレンチ底部（２６）およ
びトレンチ側壁（２４）を有するもの、 前記トレンチ（２２）内にかつ前記耐酸化層（１５）の
残りの部分（１６）の上に横たわってシリコン層（２
８）を形成する段階であって、該シリコン層（２８）は
前記トレンチ（２２）を充填するには不十分な厚さを有
するもの、 前記シリコン層（２８）を酸化して第１の誘電体層（３
０）を形成する段階であって、該第１の誘電体層（３
０）は前記耐酸化層（１５）の残りの部分（１６）の上
に横たわりかつ前記トレンチ（２２）内に広がり、前記
第１の誘電体層（３０）は前記トレンチ（２２）を充填
するには不十分な厚さを有するもの、 前記第１の誘電体層（３０）をエッチングしてエッチン
グされた誘電体層（３２）を形成する段階、 前記エッチングされた誘電体層（３２）の上に横たわる
第２の誘電体層（３４）を形成する段階、 前記第２の誘電体層（３４）の一部を除去して前記トレ
ンチ（２２）内にトレンチプラグ（３６）を形成する段
階、 前記耐酸化層（１５）の前記残りの部分（１６）を除去
して前記バッファ層（１３）の前記残りの部分（１４）
を露出する段階、 酸化雰囲気中で前記バッファ層（１３）の前記残りの部
分（１４）をアニールして犠牲的酸化物層（３８）を形
成する段階、 前記犠牲的酸化物層（３８）を除去して前記半導体基板
（１２）の第２の露出部分（４０）を形成する段階、そ
して前記半導体基板（１２）の前記第２の露出部分（４
０）の上に横たわるゲート誘電体層（４２）を形成する
段階、 を具備することを特徴とする集積回路においてトレンチ
アイソレーション構造を形成する方法。 - 【請求項４】 前記第２の誘電体層（３４）の一部を除
去する段階は前記第２の誘電体層（３４）を化学機械的
に研磨する段階を含むことを特徴とする請求項３に記載
の方法。 - 【請求項５】 集積回路においてトレンチアイソレーシ
ョン構造を形成する方法であって、 半導体基板（１２）を提供する段階、 前記半導体基板（１２）の上に横たわるバッファ層（１
３）を形成する段階、 前記バッファ層（１３）の上に横たわる耐酸化層（１
５）を形成する段階、 前記耐酸化層（１５）および前記バッファ層（１３）を
パターニングして前記バッファ層（１３）の残りの部分
（１４）の上に横たわる前記耐酸化層（１５）の残りの
部分（１６）を残し、かつ前記半導体基板（１２）の第
１の露出部分（２０）を形成する段階、 前記半導体基板（１２）の前記第１の露出部分（２０）
をエッチングしてトレンチ（２２）を形成する段階、 前記トレンチ（２２）内にかつ前記耐酸化層（１５）の
残りの部分（１６）の上に横たわるよう誘電体層（３
４）を形成する段階、 前記誘電体層（３４）の一部を除去して前記トレンチ
（２２）内にトレンチプラグ（３６）を形成する段階、 前記耐酸化層（１５）の残りの部分（１６）を除去して
前記バッファ層（１３）の残りの部分（１４）を露出す
る段階、 酸化雰囲気中で前記バッファ層（１３）の残りの部分
（１４）をアニールして犠牲的酸化物層（３８）を形成
する段階、 前記犠牲的酸化物層（３８）を除去して前記半導体基板
（１２）の第２の露出部分（４０）を形成する段階、そ
して前記半導体基板（１２）の前記第２の露出部分（４
０）の上に横たわるゲート誘電体層（４２）を形成する
段階、 を具備することを特徴とする集積回路においてトレンチ
アイソレーション構造を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/416,243 US5786263A (en) | 1995-04-04 | 1995-04-04 | Method for forming a trench isolation structure in an integrated circuit |
| US08/416,243 | 1995-04-04 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007001007A Division JP4168073B2 (ja) | 1995-04-04 | 2007-01-09 | 集積回路においてトレンチアイソレーション構造を形成する方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08279552A true JPH08279552A (ja) | 1996-10-22 |
| JP4416843B2 JP4416843B2 (ja) | 2010-02-17 |
Family
ID=23649176
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10184596A Expired - Fee Related JP4416843B2 (ja) | 1995-04-04 | 1996-04-01 | 集積回路においてトレンチアイソレーション構造を形成する方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007001007A Expired - Fee Related JP4168073B2 (ja) | 1995-04-04 | 2007-01-09 | 集積回路においてトレンチアイソレーション構造を形成する方法 |
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|---|---|
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| EP (1) | EP0736897B1 (ja) |
| JP (2) | JP4416843B2 (ja) |
| KR (1) | KR100394517B1 (ja) |
| DE (1) | DE69623679T2 (ja) |
| TW (1) | TW348274B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| JP2000012677A (ja) * | 1998-06-08 | 2000-01-14 | Samsung Electron Co Ltd | 半導体基板におけるトレンチ分離構造の製造方法 |
| US6197661B1 (en) | 1997-06-16 | 2001-03-06 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
| JP2006520540A (ja) * | 2003-03-14 | 2006-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪みシリコンプロセス用にシャロウトレンチ分離を形成するプロセス |
Families Citing this family (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19528991C2 (de) * | 1995-08-07 | 2002-05-16 | Infineon Technologies Ag | Herstellungsverfahren für eine nichtflüchtige Speicherzelle |
| US5933748A (en) * | 1996-01-22 | 1999-08-03 | United Microelectronics Corp. | Shallow trench isolation process |
| US6064104A (en) * | 1996-01-31 | 2000-05-16 | Advanced Micro Devices, Inc. | Trench isolation structures with oxidized silicon regions and method for making the same |
| TW577129B (en) | 1997-03-05 | 2004-02-21 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit device |
| JP3904676B2 (ja) * | 1997-04-11 | 2007-04-11 | 株式会社ルネサステクノロジ | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| TW388095B (en) * | 1997-05-20 | 2000-04-21 | United Microelectronics Corp | Method for improving planarization of dielectric layer in interconnect metal process |
| DE19732871C2 (de) * | 1997-07-30 | 1999-05-27 | Siemens Ag | Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung |
| US5976947A (en) * | 1997-08-18 | 1999-11-02 | Micron Technology, Inc. | Method for forming dielectric within a recess |
| FR2797603B1 (fr) * | 1997-09-01 | 2004-01-16 | United Microelectronics Corp | Machine et procede de polissage chimio-mecanique et manchon de retenue utilise dans cette machine |
| US7157385B2 (en) * | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US6118167A (en) * | 1997-11-13 | 2000-09-12 | National Semiconductor Corporation | Polysilicon coated nitride-lined shallow trench |
| US5952707A (en) * | 1997-12-05 | 1999-09-14 | Stmicroelectronics, Inc. | Shallow trench isolation with thin nitride as gate dielectric |
| US6063691A (en) * | 1997-12-29 | 2000-05-16 | Lg Semicon Co., Ltd. | Shallow trench isolation (STI) fabrication method for semiconductor device |
| US6274455B1 (en) * | 1997-12-29 | 2001-08-14 | Hyundai Electronics Industries Co., Ltd. | Method for isolating semiconductor device |
| US6228741B1 (en) * | 1998-01-13 | 2001-05-08 | Texas Instruments Incorporated | Method for trench isolation of semiconductor devices |
| US6448150B1 (en) * | 1998-01-20 | 2002-09-10 | Nanya Technology Corporation | Method for forming shallow trench isolation in the integrated circuit |
| US6153478A (en) * | 1998-01-28 | 2000-11-28 | United Microelectronics Corp. | STI process for eliminating kink effect |
| WO1999044223A2 (en) * | 1998-02-27 | 1999-09-02 | Lsi Logic Corporation | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
| US6071817A (en) * | 1998-03-23 | 2000-06-06 | Lsi Logic Corporation | Isolation method utilizing a high pressure oxidation |
| SG94718A1 (en) * | 1998-05-23 | 2003-03-18 | Samsung Electronics Co Ltd | Cartridge for an information recording medium |
| US6040211A (en) * | 1998-06-09 | 2000-03-21 | Siemens Aktiengesellschaft | Semiconductors having defect denuded zones |
| JP2000200827A (ja) * | 1999-01-06 | 2000-07-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6180492B1 (en) * | 1999-01-25 | 2001-01-30 | United Microelectronics Corp. | Method of forming a liner for shallow trench isolation |
| US6140206A (en) * | 1999-06-14 | 2000-10-31 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow trench isolation structures |
| US6524931B1 (en) * | 1999-07-20 | 2003-02-25 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
| US6200881B1 (en) * | 1999-07-23 | 2001-03-13 | Worldwide Semiconductor Manufacturing Corp. | Method of forming a shallow trench isolation |
| US6300219B1 (en) * | 1999-08-30 | 2001-10-09 | Micron Technology, Inc. | Method of forming trench isolation regions |
| US6251753B1 (en) * | 1999-11-23 | 2001-06-26 | Ching-Fa Yeh | Method of sidewall capping for degradation-free damascene trenches of low dielectric constant dielectric by selective liquid-phase deposition |
| US6737359B1 (en) * | 1999-12-13 | 2004-05-18 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation using a sion anti-reflective coating which eliminates water spot defects |
| KR100400301B1 (ko) * | 1999-12-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| DE10110974C2 (de) * | 2001-03-07 | 2003-07-24 | Infineon Technologies Ag | Verfahren zum Verbreitern eines aktiven Halbleitergebiets auf einem Halbleitersubstrat |
| US20020197823A1 (en) * | 2001-05-18 | 2002-12-26 | Yoo Jae-Yoon | Isolation method for semiconductor device |
| JP2004153173A (ja) * | 2002-10-31 | 2004-05-27 | Sharp Corp | 半導体装置の製造方法 |
| US6844082B2 (en) * | 2003-04-28 | 2005-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gas distribution plate with anodized alumnium coating |
| US7125815B2 (en) * | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| US7053010B2 (en) * | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7235459B2 (en) * | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| FR2876220B1 (fr) | 2004-10-06 | 2007-09-28 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
| US7217634B2 (en) * | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7510966B2 (en) * | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) * | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
| CN100461342C (zh) * | 2005-04-18 | 2009-02-11 | 力晶半导体股份有限公司 | 沟槽式栅介电层的形成方法 |
| DE102005039667A1 (de) * | 2005-08-22 | 2007-03-01 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur mit geringem Aspektverhältnis |
| FR2897982B1 (fr) | 2006-02-27 | 2008-07-11 | Tracit Technologies Sa | Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat |
| US20070277734A1 (en) * | 2006-05-30 | 2007-12-06 | Applied Materials, Inc. | Process chamber for dielectric gapfill |
| US7790634B2 (en) * | 2006-05-30 | 2010-09-07 | Applied Materials, Inc | Method for depositing and curing low-k films for gapfill and conformal film applications |
| US7825038B2 (en) * | 2006-05-30 | 2010-11-02 | Applied Materials, Inc. | Chemical vapor deposition of high quality flow-like silicon dioxide using a silicon containing precursor and atomic oxygen |
| US7902080B2 (en) * | 2006-05-30 | 2011-03-08 | Applied Materials, Inc. | Deposition-plasma cure cycle process to enhance film quality of silicon dioxide |
| US8232176B2 (en) * | 2006-06-22 | 2012-07-31 | Applied Materials, Inc. | Dielectric deposition and etch back processes for bottom up gapfill |
| US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
| US7745352B2 (en) * | 2007-08-27 | 2010-06-29 | Applied Materials, Inc. | Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process |
| US7803722B2 (en) * | 2007-10-22 | 2010-09-28 | Applied Materials, Inc | Methods for forming a dielectric layer within trenches |
| US7943531B2 (en) | 2007-10-22 | 2011-05-17 | Applied Materials, Inc. | Methods for forming a silicon oxide layer over a substrate |
| US7867923B2 (en) | 2007-10-22 | 2011-01-11 | Applied Materials, Inc. | High quality silicon oxide films by remote plasma CVD from disilane precursors |
| US8357435B2 (en) | 2008-05-09 | 2013-01-22 | Applied Materials, Inc. | Flowable dielectric equipment and processes |
| US8980382B2 (en) | 2009-12-02 | 2015-03-17 | Applied Materials, Inc. | Oxygen-doping for non-carbon radical-component CVD films |
| US8741788B2 (en) | 2009-08-06 | 2014-06-03 | Applied Materials, Inc. | Formation of silicon oxide using non-carbon flowable CVD processes |
| US7935643B2 (en) * | 2009-08-06 | 2011-05-03 | Applied Materials, Inc. | Stress management for tensile films |
| US7989365B2 (en) * | 2009-08-18 | 2011-08-02 | Applied Materials, Inc. | Remote plasma source seasoning |
| US8105956B2 (en) | 2009-10-20 | 2012-01-31 | Micron Technology, Inc. | Methods of forming silicon oxides and methods of forming interlevel dielectrics |
| US8449942B2 (en) | 2009-11-12 | 2013-05-28 | Applied Materials, Inc. | Methods of curing non-carbon flowable CVD films |
| SG181670A1 (en) | 2009-12-30 | 2012-07-30 | Applied Materials Inc | Dielectric film growth with radicals produced using flexible nitrogen/hydrogen ratio |
| US8329262B2 (en) | 2010-01-05 | 2012-12-11 | Applied Materials, Inc. | Dielectric film formation using inert gas excitation |
| SG182336A1 (en) | 2010-01-06 | 2012-08-30 | Applied Materials Inc | Flowable dielectric using oxide liner |
| WO2011084752A2 (en) | 2010-01-07 | 2011-07-14 | Applied Materials, Inc. | In-situ ozone cure for radical-component cvd |
| CN102844848A (zh) | 2010-03-05 | 2012-12-26 | 应用材料公司 | 通过自由基成分化学气相沉积的共形层 |
| US8236708B2 (en) | 2010-03-09 | 2012-08-07 | Applied Materials, Inc. | Reduced pattern loading using bis(diethylamino)silane (C8H22N2Si) as silicon precursor |
| US7994019B1 (en) | 2010-04-01 | 2011-08-09 | Applied Materials, Inc. | Silicon-ozone CVD with reduced pattern loading using incubation period deposition |
| US8476142B2 (en) | 2010-04-12 | 2013-07-02 | Applied Materials, Inc. | Preferential dielectric gapfill |
| US8524004B2 (en) | 2010-06-16 | 2013-09-03 | Applied Materials, Inc. | Loadlock batch ozone cure |
| US8318584B2 (en) | 2010-07-30 | 2012-11-27 | Applied Materials, Inc. | Oxide-rich liner layer for flowable CVD gapfill |
| US9285168B2 (en) | 2010-10-05 | 2016-03-15 | Applied Materials, Inc. | Module for ozone cure and post-cure moisture treatment |
| US8664127B2 (en) | 2010-10-15 | 2014-03-04 | Applied Materials, Inc. | Two silicon-containing precursors for gapfill enhancing dielectric liner |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US8450191B2 (en) | 2011-01-24 | 2013-05-28 | Applied Materials, Inc. | Polysilicon films by HDP-CVD |
| US8716154B2 (en) | 2011-03-04 | 2014-05-06 | Applied Materials, Inc. | Reduced pattern loading using silicon oxide multi-layers |
| US8445078B2 (en) | 2011-04-20 | 2013-05-21 | Applied Materials, Inc. | Low temperature silicon oxide conversion |
| US8466073B2 (en) | 2011-06-03 | 2013-06-18 | Applied Materials, Inc. | Capping layer for reduced outgassing |
| US9404178B2 (en) | 2011-07-15 | 2016-08-02 | Applied Materials, Inc. | Surface treatment and deposition for reduced outgassing |
| US8617989B2 (en) | 2011-09-26 | 2013-12-31 | Applied Materials, Inc. | Liner property improvement |
| US8551891B2 (en) | 2011-10-04 | 2013-10-08 | Applied Materials, Inc. | Remote plasma burn-in |
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
| US9412581B2 (en) | 2014-07-16 | 2016-08-09 | Applied Materials, Inc. | Low-K dielectric gapfill by flowable deposition |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4714520A (en) * | 1985-07-25 | 1987-12-22 | Advanced Micro Devices, Inc. | Method for filling a trench in an integrated circuit structure without producing voids |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4927780A (en) * | 1989-10-02 | 1990-05-22 | Motorola, Inc. | Encapsulation method for localized oxidation of silicon |
| US5175123A (en) * | 1990-11-13 | 1992-12-29 | Motorola, Inc. | High-pressure polysilicon encapsulated localized oxidation of silicon |
| US5112772A (en) * | 1991-09-27 | 1992-05-12 | Motorola, Inc. | Method of fabricating a trench structure |
| US5246537A (en) * | 1992-04-30 | 1993-09-21 | Motorola, Inc. | Method of forming recessed oxide isolation |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
-
1995
- 1995-04-04 US US08/416,243 patent/US5786263A/en not_active Expired - Lifetime
-
1996
- 1996-02-03 TW TW085101342A patent/TW348274B/zh not_active IP Right Cessation
- 1996-03-25 EP EP96104675A patent/EP0736897B1/en not_active Expired - Lifetime
- 1996-03-25 DE DE69623679T patent/DE69623679T2/de not_active Expired - Lifetime
- 1996-04-01 JP JP10184596A patent/JP4416843B2/ja not_active Expired - Fee Related
- 1996-04-02 KR KR1019960009824A patent/KR100394517B1/ko not_active IP Right Cessation
-
2007
- 2007-01-09 JP JP2007001007A patent/JP4168073B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
| US6197661B1 (en) | 1997-06-16 | 2001-03-06 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| JP2000012677A (ja) * | 1998-06-08 | 2000-01-14 | Samsung Electron Co Ltd | 半導体基板におけるトレンチ分離構造の製造方法 |
| JP2006520540A (ja) * | 2003-03-14 | 2006-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪みシリコンプロセス用にシャロウトレンチ分離を形成するプロセス |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4416843B2 (ja) | 2010-02-17 |
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