CN110854201B - 鳍式晶体管的制造方法 - Google Patents
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Abstract
本发明公开了一种鳍式晶体管的制造方法，包括步骤：步骤一、进行半导体衬底的刻蚀形成多个鳍体和位于鳍体之间的浅沟槽；步骤二、采用FCVD工艺形成隔离氧化层将浅沟槽完全填充并延伸到浅沟槽外的鳍体上；步骤三、进行第一次平坦化工艺使隔离氧化层的顶部表面和鳍体的顶部表面相平；步骤四、进行第二次刻蚀工艺将隔离氧化层的顶部表面回刻到低于鳍体的顶部表面；在步骤二完成后以及步骤四进行前，在步骤三进行前、进行过程中或完成后包括对隔离氧化层进行强化处理的步骤。本发明能使鳍体之间的隔离氧化层的顶部表面的碗状凹陷减少或消除，减少后续工艺难度和减少器件损失。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种鳍式晶体管(FinFETtransistor)的制造方法。
背景技术
如图1A至图1C所示，是现有鳍式晶体管的制造方法各步骤中的器件结构示意图；现有鳍式晶体管的制造方法包括如下步骤：
步骤一、如图1A所示，提供半导体衬底，对所述半导体衬底进行刻蚀形成多个鳍体(Fin)101和位于所述鳍体101之间的浅沟槽，所述鳍体101的形成区域通过光刻定义，所述鳍体101由刻蚀后的所述半导体衬底组成。
所述半导体衬底包括硅衬底或SOI衬底，后续的隔离氧化层102为氧化硅层。
步骤二、如图1A所示，采用流体化学气相沉积(FCVD)工艺形成隔离氧化层102，所述隔离氧化层102将所述浅沟槽完全填充并延伸到所述浅沟槽外的所述鳍体101上。
步骤三、如图1B所示，进行第一次平坦化工艺使所述隔离氧化层102的顶部表面和所述鳍体101的顶部表面相平。
通常，所述第一次平坦化工艺采用化学机械研磨工艺。
步骤四、如图1C所示，进行第二次刻蚀工艺将所述浅沟槽外的所述隔离氧化层102都去除以及将所述浅沟槽区域的所述隔离氧化层102的顶部表面回刻到低于所述鳍体101的顶部表面，从而使所述鳍体101露出。
所述第二次刻蚀工艺采用干法刻蚀工艺或湿法刻蚀工艺。所述第二次刻蚀工艺主要用于在所述鳍体101两侧形成凹陷，从而使所述鳍体101的顶部露出，故通常称为鳍体凹槽(Fin recess)刻蚀。
现有方法中，步骤二中采用FCVD形成的所述隔离氧化层的质地较软，在步骤三的化学机械研磨工艺后过度研磨会形成有如碗状凹陷，如图1B所示可知，在步骤三完成之后会形成标记103所示的中间低两侧高的碗状凹陷；后续步骤四的刻蚀工艺会使中间低两侧高的碗状凹陷结构更为明显，也即会使碗状凹陷会进一步放大，如标记103a所示，还可以参考图2的照片所示结构，这会导致均匀度不佳并会造成后制程工艺上的困难与器件的损失。
发明内容
本发明所要解决的技术问题是提供一种鳍式晶体管的制造方法，能使鳍体之间的隔离氧化层的顶部表面的碗状凹陷减少或消除，减少后续工艺难度和减少器件损失。
为解决上述技术问题，本发明提供的鳍式晶体管的制造方法包括如下步骤：
步骤一、提供半导体衬底，对所述半导体衬底进行刻蚀形成多个鳍体和位于所述鳍体之间的浅沟槽，所述鳍体的形成区域通过光刻定义，所述鳍体由刻蚀后的所述半导体衬底组成。
步骤二、采用FCVD工艺形成隔离氧化层，所述隔离氧化层将所述浅沟槽完全填充并延伸到所述浅沟槽外的所述鳍体上。
步骤三、进行第一次平坦化工艺使所述隔离氧化层的顶部表面和所述鳍体的顶部表面相平。
步骤四、进行第二次刻蚀工艺将所述浅沟槽外的所述隔离氧化层都去除以及将所述浅沟槽区域的所述隔离氧化层的顶部表面回刻到低于所述鳍体的顶部表面，从而使所述鳍体露出。
在步骤二完成后以及步骤四进行前，在所述步骤三进行前、进行过程中或完成后包括对所述隔离氧化层进行强化处理的步骤，所述强化处理使所述隔离氧化层在所述第二次刻蚀工艺中的刻蚀速率的均匀性提高以及结构致密性提高，以在所述隔离氧化层的顶部表面低于所述鳍体的顶部表面时提高对所述隔离氧化层的刻蚀均匀性并从而使所述隔离氧化层的顶部表面的碗状凹陷减少或消除。
进一步的改进是，所述半导体衬底包括硅衬底或SOI衬底。
进一步的改进是，所述隔离氧化层为氧化硅层。
进一步的改进是，步骤三中所述第一次平坦化工艺采用化学机械研磨工艺。
进一步的改进是，步骤三中所述第一次平坦化工艺采用干法刻蚀工艺或湿法刻蚀工艺。
进一步的改进是，步骤四中所述第二次刻蚀工艺采用干法刻蚀工艺或湿法刻蚀工艺。
进一步的改进是，所述强化处理包括分步骤：
进行高温离子注入工艺，所述高温离子注入工艺的温度为70℃～150℃；
进行热退火。
进一步的改进是，所述热退火为快速热退火或炉管退火。
进一步的改进是，步骤一包括如下分步骤：
步骤11、在所述半导体衬底表面依次形成垫氧化层，硬质掩膜层，缓冲层、核心层、抗反射层和光刻胶。
步骤12、进行光刻形成光刻胶图形。
步骤13、以所述光刻胶图形为掩膜依次对所述抗反射层和所述核心层进行刻蚀形成所述核心层图形，所述核心层图形由多个条形结构组成；之后去除所述光刻胶图形和所述抗反射层。
步骤14、在所述核心层图形的条形结构的侧面形成侧墙。
步骤15、去除所述核心层图形，由剩余的所述侧墙定义出鳍体的形成区域。
步骤16、以所述侧墙为掩膜依次对所述缓冲层、所述硬质掩膜层、所述垫氧化层和所述半导体衬底层进行刻蚀形成所述鳍体。
进一步的改进是，步骤14中所述侧墙的采用为氮化层，通过淀积加全面刻蚀工艺自对准在所述核心层图形的条形结构的侧面形成所述侧墙。
进一步的改进是，所述硬质掩膜层的材料包括氧化层或氮化层。
进一步的改进是，所述缓冲层的材料包括氧化层或氮化层。
进一步的改进是，所述核心层为碳基或多晶硅基核心层。
进一步的改进是，所述抗反射层包括介质抗反射层和底部抗反射层。
进一步的改进是，步骤四完成后还包括步骤：
在露出于所述隔离氧化层上方的所述鳍体上形成栅极结构，在所述栅极结构两侧的所述鳍体中形成源区和漏区。
本发明通过在第二次刻蚀工艺即鳍体凹槽(Fin recess)刻蚀之前，在第一次平坦化工艺进行前、进行过程中或完成后增加了对隔离氧化层进行强化处理的步骤，强化处理使隔离氧化层在第二次刻蚀工艺中的刻蚀速率的均匀性提高以及结构致密性提高，从而能在隔离氧化层的顶部表面低于鳍体的顶部表面时提高对隔离氧化层的刻蚀均匀性并从而使隔离氧化层的顶部表面的碗状凹陷减少或消除，也从而能减少后续工艺难度和减少器件损失。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是现有鳍式晶体管的制造方法各步骤中的器件结构示意图；
图2是现有方法形成的鳍体照片；
图3是本发明实施例鳍式晶体管的制造方法的流程图；
图4A-图4D是本发明实施例鳍式晶体管的制造方法各步骤中的器件结构示意图。
具体实施方式
如图3所示，是本发明实施例鳍式晶体管的制造方法的流程图；如图4A至图4D所示，是本发明实施例鳍式晶体管的制造方法各步骤中的器件结构示意图；本发明实施例鳍式晶体管的制造方法包括如下步骤：
步骤一、如图4A所示，提供半导体衬底，对所述半导体衬底进行刻蚀形成多个鳍体1和位于所述鳍体1之间的浅沟槽，所述鳍体1的形成区域通过光刻定义，所述鳍体1由刻蚀后的所述半导体衬底组成。
所述半导体衬底包括硅衬底或SOI衬底，后续的隔离氧化层2为氧化硅层。
步骤一包括如下分步骤：
步骤11、在所述半导体衬底表面依次形成垫氧化层，硬质掩膜层，缓冲层、核心层、抗反射层和光刻胶。
所述硬质掩膜层的材料包括氧化层或氮化层。
所述缓冲层的材料包括氧化层或氮化层。
所述核心层为碳基或多晶硅基核心层。
所述抗反射层包括介质抗反射层和底部抗反射层。
步骤12、进行光刻形成光刻胶图形。
步骤13、以所述光刻胶图形为掩膜依次对所述抗反射层和所述核心层进行刻蚀形成所述核心层图形，所述核心层图形由多个条形结构组成；之后去除所述光刻胶图形和所述抗反射层。
步骤14、在所述核心层图形的条形结构的侧面形成侧墙。所述侧墙的采用为氮化层，通过淀积加全面刻蚀工艺自对准在所述核心层图形的条形结构的侧面形成所述侧墙。
步骤15、去除所述核心层图形，由剩余的所述侧墙定义出鳍体1的形成区域。
步骤16、以所述侧墙为掩膜依次对所述缓冲层、所述硬质掩膜层、所述垫氧化层和所述半导体衬底层进行刻蚀形成所述鳍体1。
所述鳍体1顶部的所述垫氧化层、所述硬质掩膜层、所述缓冲层和所述侧墙可以在所述鳍体1形成之后去除，或者在后续工艺中去除。
步骤二、如图4A所示，采用FCVD工艺形成隔离氧化层2，所述隔离氧化层2将所述浅沟槽完全填充并延伸到所述浅沟槽外的所述鳍体1上。
步骤三、如图4B所示，进行第一次平坦化工艺使所述隔离氧化层2的顶部表面和所述鳍体1的顶部表面相平。
本发明实施例中，所述第一次平坦化工艺采用化学机械研磨工艺。其他实施例中也能为：所述第一次平坦化工艺采用干法刻蚀工艺或湿法刻蚀工艺。
步骤四、如图4D所示，进行第二次刻蚀工艺将所述浅沟槽外的所述隔离氧化层2都去除以及将所述浅沟槽区域的所述隔离氧化层2的顶部表面回刻到低于所述鳍体1的顶部表面，从而使所述鳍体1露出。
所述第二次刻蚀工艺采用干法刻蚀工艺或湿法刻蚀工艺。所述第二次刻蚀工艺主要用于在所述鳍体1两侧形成凹陷，从而使所述鳍体1的顶部露出，故通常称为鳍体凹槽刻蚀。
在步骤二完成后以及步骤四进行前，在所述步骤三进行前、进行过程中或完成后包括对所述隔离氧化层2进行强化处理的步骤，所述强化处理使所述隔离氧化层2在所述第二次刻蚀工艺中的刻蚀速率的均匀性提高以及结构致密性提高，以在所述隔离氧化层2的顶部表面低于所述鳍体1的顶部表面时提高对所述隔离氧化层2的刻蚀均匀性并从而使所述隔离氧化层2的顶部表面的碗状凹陷减少或消除。所述强化处理请参考图4C所示，本发明实施例中，是在所述第一次平坦化工艺完成后进行，如图4B所示可知，在步骤三完成之后会形成标记3所示的碗状凹陷，经过所述强化处理之后，之后再完成所述第二次刻蚀工艺之后，碗状凹陷明显减小或消失，如标记3a所示。
所述强化处理包括分步骤：
进行如标记201所示的高温离子注入工艺，所述高温离子注入工艺的温度为70℃～150℃。所述高温离子注入工艺主要用于破坏所述隔离氧化层中的不稳定键，而且本发明实施例中离子注入工艺并不是采用常温或低温离子注入，而是采用高温离子注入，这种高温离子注入的温度加强对所述隔离氧化层中的不稳定键的破坏，从而能很好的实现对所述隔离氧化层2的强化。
之后再进行热退火。所述热退火为快速热退火或炉管退火。
步骤四完成后还包括步骤：
在露出于所述隔离氧化层2上方的所述鳍体1上形成栅极结构，在所述栅极结构两侧的所述鳍体1中形成源区和漏区。
通常，在所述源区和所述漏区的形成区域中形成有嵌入式外延层，通过所述嵌入式外延层改变沟道区的应力，从而提高载流子的迁移率。对于PMOS器件，所述嵌入式外延层的材料通常为SiGe外延层；对于NMOS器件，所述嵌入式外延层的材料通常为SiP外延层。
本发明实施例通过在第二次刻蚀工艺之前，在第一次平坦化工艺进行前、进行过程中或完成后增加了对隔离氧化层2进行强化处理的步骤，强化处理使隔离氧化层2在第二次刻蚀工艺中的刻蚀速率的均匀性提高以及结构致密性提高，从而能在隔离氧化层2的顶部表面低于鳍体1的顶部表面时提高对隔离氧化层2的刻蚀均匀性并从而使隔离氧化层2的顶部表面的碗状凹陷减少或消除，也从而能减少后续工艺难度和减少器件损失。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种鳍式晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，对所述半导体衬底进行刻蚀形成多个鳍体和位于所述鳍体之间的浅沟槽，所述鳍体的形成区域通过光刻定义，所述鳍体由刻蚀后的所述半导体衬底组成；
步骤二、采用FCVD工艺形成隔离氧化层，所述隔离氧化层将所述浅沟槽完全填充并延伸到所述浅沟槽外的所述鳍体上；
步骤三、进行第一次平坦化工艺使所述隔离氧化层的顶部表面和所述鳍体的顶部表面相平；
步骤四、进行第二次刻蚀工艺将所述浅沟槽外的所述隔离氧化层都去除以及将所述浅沟槽区域的所述隔离氧化层的顶部表面回刻到低于所述鳍体的顶部表面，从而使所述鳍体露出；
在步骤二完成后以及步骤四进行前，在所述步骤三进行前、进行过程中或完成后包括对所述隔离氧化层进行强化处理的步骤，所述强化处理使所述隔离氧化层在所述第二次刻蚀工艺中的刻蚀速率的均匀性提高以及结构致密性提高，以在所述隔离氧化层的顶部表面低于所述鳍体的顶部表面时提高对所述隔离氧化层的刻蚀均匀性并从而使所述隔离氧化层的顶部表面的碗状凹陷减少或消除。
2.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：所述半导体衬底包括硅衬底或SOI衬底。
3.如权利要求2所述的鳍式晶体管的制造方法，其特征在于：所述隔离氧化层为氧化硅层。
4.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：步骤三中所述第一次平坦化工艺采用化学机械研磨工艺。
5.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：步骤三中所述第一次平坦化工艺采用干法刻蚀工艺或湿法刻蚀工艺。
6.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：步骤四中所述第二次刻蚀工艺采用干法刻蚀工艺或湿法刻蚀工艺。
7.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：所述强化处理包括分步骤：
进行离子注入工艺，所述离子注入工艺的温度为70℃～150℃；
进行热退火。
8.如权利要求7所述的鳍式晶体管的制造方法，其特征在于：所述热退火为快速热退火或炉管退火。
9.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：步骤一包括如下分步骤：
步骤11、在所述半导体衬底表面依次形成垫氧化层，硬质掩膜层，缓冲层、核心层、抗反射层和光刻胶；
步骤12、进行光刻形成光刻胶图形；
步骤13、以所述光刻胶图形为掩膜依次对所述抗反射层和所述核心层进行刻蚀形成所述核心层图形，所述核心层图形由多个条形结构组成；之后去除所述光刻胶图形和所述抗反射层；
步骤14、在所述核心层图形的条形结构的侧面形成侧墙；
步骤15、去除所述核心层图形，由剩余的所述侧墙定义出鳍体的形成区域；
步骤16、以所述侧墙为掩膜依次对所述缓冲层、所述硬质掩膜层、所述垫氧化层和所述半导体衬底层进行刻蚀形成所述鳍体。
10.如权利要求9所述的鳍式晶体管的制造方法，其特征在于：步骤14中所述侧墙的材料为氮化层，通过淀积加全面刻蚀工艺自对准在所述核心层图形的条形结构的侧面形成所述侧墙。
11.如权利要求9所述的鳍式晶体管的制造方法，其特征在于：所述硬质掩膜层的材料包括氧化层或氮化层。
12.如权利要求9所述的鳍式晶体管的制造方法，其特征在于：所述缓冲层的材料包括氧化层或氮化层。
13.如权利要求9所述的鳍式晶体管的制造方法，其特征在于：所述核心层为碳基或多晶硅基核心层。
14.如权利要求9所述的鳍式晶体管的制造方法，其特征在于：所述抗反射层包括介质抗反射层和底部抗反射层。
15.如权利要求1所述的鳍式晶体管的制造方法，其特征在于：步骤四完成后还包括步骤：
在露出于所述隔离氧化层上方的所述鳍体上形成栅极结构，在所述栅极结构两侧的所述鳍体中形成源区和漏区。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617251B1 (en) * | 2001-06-19 | 2003-09-09 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
| CN1728344A (zh) * | 2004-07-29 | 2006-02-01 | 上海华虹Nec电子有限公司 | 提高半导体沟渠蚀刻均匀性的方法 |
| JP2008016692A (ja) * | 2006-07-07 | 2008-01-24 | Fujifilm Corp | 半導体装置の製造方法 |
| JP2008263097A (ja) * | 2007-04-13 | 2008-10-30 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
2019
- 2019-11-25 CN CN201911163069.5A patent/CN110854201B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617251B1 (en) * | 2001-06-19 | 2003-09-09 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
| CN1728344A (zh) * | 2004-07-29 | 2006-02-01 | 上海华虹Nec电子有限公司 | 提高半导体沟渠蚀刻均匀性的方法 |
| JP2008016692A (ja) * | 2006-07-07 | 2008-01-24 | Fujifilm Corp | 半導体装置の製造方法 |
| JP2008263097A (ja) * | 2007-04-13 | 2008-10-30 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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