WO2014199608A1 - 半導体装置 - Google Patents

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将晴 山路
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富士電機株式会社
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    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET

Definitions

  • the present invention relates to a semiconductor device such as a high voltage integrated circuit device.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • FPDs Fluor-Oxide-Semiconductor Field-Effect Transistors
  • driving and control of the power device has been performed by an electronic circuit configured by combining semiconductor elements such as a photocoupler and electronic components such as a transformer.
  • LSI Large Scale Integrated Circuit
  • FIG. 10 is a main part configuration diagram of a power module and a main circuit drive circuit that constitute a motor control inverter (see, for example, Patent Document 1).
  • the power device used to drive the three-phase motor 70 constitutes a bridge circuit and has a structure of a power module 71 housed in the same package.
  • the power module 71 is composed of an IGBT and a diode which are power devices.
  • a MOSFET may be used instead of the IGBT.
  • the IGBT is indicated by upper arm output elements Q1 to Q3, the lower arm output elements Q4 to Q6, and the diodes are indicated by D1 to D6.
  • the gate of each IGBT is connected to the output of the main circuit drive circuit 72, and the outputs U, V, W of the inverter constituted by the power module 71 are connected to the three-phase motor 70.
  • the main power supply VCC2 is usually a high voltage of AC 100 to 400V.
  • Q4, Q5, and Q6 are off, and Q1, Q2, and Q3 are on, the emitter potentials of Q1, Q2, and Q3 are high. Therefore, when driving these gates, they must be driven at a voltage higher than the emitter potential.
  • the input / output terminal I / O (Input / Output) of the main circuit driving circuit 72 is normally connected to a microcomputer, and the microcomputer controls the entire inverter circuit composed of the power module 71. An example in which the main circuit driving circuit 72 is configured by a high voltage integrated circuit device will be described.
  • FIG. 11 is a main part layout diagram of each element when the main circuit driving circuit is configured by a high voltage integrated circuit device.
  • the main circuit drive circuit 72 exchanges signals with the microcomputer through the input / output terminal I / O.
  • the main circuit drive circuit 72 includes a control circuit (CU: Control Unit) that generates a control signal for turning on and off the IGBT.
  • a gate drive circuit GDU: Gate Driver Unit
  • receives the signal from the CU drives the gate of the IGBT, detects an overcurrent of the IGBT, and transmits an abnormal signal to the CU is provided.
  • the gate signals and alarm signals of Q1, Q2 and Q3 connected to the high potential side among the IGBTs constituting the bridge of FIG. 10
  • a level shift circuit LSU: Level Shift Unit
  • This GDU is composed of GDU-U, GDU-V, and GDU-W connected to Q1, Q2, and Q3, respectively, and GDU-X, GDU-Y, and GDU-Z connected to Q4, Q5, and Q6, respectively.
  • GDU-U, GDU-V, and GDU-W are circuits having U-OUT, V-OUT, and W-OUT as reference potentials, respectively.
  • FIG. 12 is a basic configuration diagram of an LSU (level shift circuit). As a basic configuration, a high breakdown voltage n-channel MOSFET 61 and a resistor RL1 are used.
  • the high breakdown voltage n-channel MOSFET 61 is for level-shifting the signal S1 from the CU (control circuit) to GDU-U, V, and W.
  • the LSU outputs a signal S2 input to the upper arm GDU from between the high breakdown voltage n-channel MOSFET 61 and the resistor RL1.
  • the high breakdown voltage n-channel MOSFET 61 used for this LSU is required to have a breakdown voltage of about 600 V to 1400 V, equivalent to the IGBTs (upper and lower arm output elements Q1 to Q6) that drive the three-phase motor 70.
  • FIG. 13 is a circuit configuration diagram when the GDU-U and GDU-X, the LSU, and the bootstrap diode Db shown in FIG. 11 that drive the upper arm output element Q1 of FIG.
  • FIG. 14 is a cross-sectional view of the main part when the high voltage integrated circuit device shown in FIG. 13 is formed on the epitaxial substrate, and shows the GDU-U and the bootstrap diode Db shown in FIG.
  • the LSU (level shift circuit) shown in FIG. 13 shows only the level shift circuit on the level-up side.
  • the Vb voltage (the voltage of C1) supplies power to the GDU-U.
  • this Vb voltage is set to about 15 V in order to reliably enhance (full-on) the external IGBT (Q1) driven by the HV gate driver IC.
  • This Vb voltage is a voltage of the floating power supply, and a U-OUT voltage that is a square wave at a high frequency is used as a reference potential.
  • the floating power supply is configured by a combination of a bootstrap diode Db and a bootstrap capacitor C1.
  • the bootstrap circuit operates when the U-OUT voltage drops to the ground potential through the IGBT (Q4) when the gate of the low-side IGBT (Q4) is on.
  • the bootstrap capacitor C1 is charged through a bootstrap diode Db from a VDD power supply which is a low voltage power supply of 15V.
  • the reverse breakdown voltage of the bootstrap diode Db is required to have a breakdown voltage value of about 600 V to 1400 V, which is equivalent to the high breakdown voltage n-channel MOSFET 61.
  • the bootstrap capacitor C1 used for charging requires a large capacity of 100 nF or more, so that integration is difficult, and an external tantalum capacitor, ceramic capacitor, or the like is generally used.
  • Patent Document 3 suggests that if a pn diode is formed using an SOI (Silicon on Insulator) substrate, the bootstrap diode can have a high breakdown voltage and a hole leak to the substrate can be reduced.
  • SOI Silicon on Insulator
  • Patent Document 4 a plurality of grooves are two-dimensionally formed on the surface of a silicon substrate, and then the silicon substrate is subjected to heat treatment to change the plurality of grooves into one flat cavity, thereby reducing the cost. It is disclosed that a SON (Silicon On Notifying) structure is formed without causing an increase in reliability and a decrease in reliability.
  • Patent Document 5 a first step of implanting ions for forming a microcavity in a desired region of the substrate, a second step of heat-treating the substrate on which the microcavity has been formed by the first step, And the second step includes a high-temperature heat treatment step for exposing the substrate to at least a temperature of 1000 ° C., thereby providing a low-cost and high-quality method for manufacturing a SON semiconductor substrate.
  • a bootstrap diode is disposed in a high breakdown voltage junction termination region surrounding the high side drive circuit unit, and a cavity is formed under the anode region and the cathode region of the diode, whereby reverse breakdown voltage is applied. Discloses that a high breakdown voltage can be maintained, and that a hole leak to the substrate can be eliminated when the bootstrap capacitor is charged.
  • Patent Document 7 a bootstrap FET (field effect transistor) is arranged in a part of a high voltage junction termination region surrounding the high side drive circuit unit, and the gate of the FET is connected at the timing of charging the bootstrap capacitor.
  • a bootstrap emulator function to control is disclosed.
  • Patent Document 8 describes an SOI lateral semiconductor device that can obtain a high breakdown voltage and low switching loss even when a thin buried oxide film by the SIMOX method is used. The buried oxidation of a partial SOI substrate formed by oxygen ion implantation is described. It is disclosed that a high voltage IGBT and a MOSFET are arranged in parallel so as to sandwich the film vertically.
  • the bootstrap diode Db has a structure in which an n ⁇ layer and an n + buried layer which are Nepi layers are provided on a p ⁇ substrate and p + diffusion is formed as an anode diffusion region. Therefore, in the process of charging the bootstrap capacitor C1, electrons are supplied from the anode electrode of the bootstrap diode Db to the VDD power source, while holes are supplied to the cathode electrode having a low potential.
  • a high breakdown voltage n-channel MOSFET which is a level shift element uses a p-type GND region surrounding the periphery as a back gate layer, and an n ⁇ region which is a breakdown voltage region surrounded by the p ⁇ region as a drain drift layer.
  • the bootstrap diode is fixed at the VDD potential shown in FIG. 13, and the cathode region is connected to the U-VCC terminal shown in FIG. This is because they cannot be arranged close to each other, and an element isolation structure such as providing a sufficient distance or providing a trench groove and an isolation diffusion layer to each other is required. Therefore, the chip area of the HV gate driver IC is increased and the manufacturing cost is increased.
  • FIG. 15 is a plan configuration diagram when both the high voltage n-channel MOSFET and the bootstrap diode described in Patent Document 6 are arranged in the same high voltage junction termination region.
  • the potential of the drain layer of the level shifter (high breakdown voltage n-channel MOSFET) and the cathode region 7K of the bootstrap diode shown in FIG. 15 differs between the drain potential and the potential of the U-VCC terminal.
  • the drain layer and the anode region 6A are spaced apart from each other by several hundred ⁇ m so that holes from the anode region 6A of the bootstrap diode are not injected into the drain layer during the charging operation of the bootstrap diode.
  • the cathode region 7K is prevented from being accidentally injected into the drain layer of the high breakdown voltage n-channel MOSFET when, for example, the electron carrier substituted in the cathode region 7K is in a reverse recovery state where the drain or the cathode region 7K is raised to a high voltage. It is desirable that the drain layer is also separated by several hundred ⁇ m. This is because the high-breakdown-voltage n-channel MOSFET is a level shift element, and if electron carriers are injected into the drain layer, the level shift circuit malfunctions.
  • the HV gate driver IC naturally occupies an extra arrangement area. It is inevitable that the chip area increases. Also, the problem of arranging both the high breakdown voltage n-channel MOSFET and the bootstrap diode in the same high breakdown voltage junction termination region is that the chargeability of the bootstrap diode is reduced in addition to the electrical isolation between the elements. is there. In the case of a two-input type level shift circuit, two high breakdown voltage n-channel MOSFETs are required for set and reset signals. By arranging these elements in the high breakdown voltage junction termination region, the anode region of the bootstrap diode This is because the arrangement area of the cathode region can be restricted.
  • the gate capacity of the power device (here, power MOSFET) is small, the carrier frequency is about 100 KHz, and the capacity of the bootstrap capacitor to be charged is from 100 nF. Since the capacitance is about 1 ⁇ F, the charging current of the diode when charging the capacitor may be about several tens of mA. However, the capacity of the bootstrap capacitor to be charged is several ⁇ F to several ⁇ F for applications where high frequency such as 500 KHz to 1 MHz is required for applications or inverters for industrial devices with large gate capacities of power devices (in this case, IGBT). The capacity is about 10 ⁇ F.
  • the charging current of the diode at the time of charging the capacitor has to flow about several hundred mA.
  • the forward voltage (VF) voltage at that time is around several volts, which is the discharge voltage of the capacitor, in order to flow a charging current of several hundred mA level, the drift resistance of the bootstrap diode is lowered, A sufficient element area must be secured.
  • An object of the present invention is to provide a semiconductor device capable of suppressing leakage current due to holes flowing to the substrate side when the bootstrap diode is forward biased, and at the same time, increasing the charging current of the bootstrap capacitor and suppressing increase in chip area. It is to provide.
  • a semiconductor device includes a p-type semiconductor substrate, an n-type buried layer formed over the semiconductor substrate, and an n-type buried layer formed over the buried layer.
  • a p-type semiconductor layer, a floating potential region provided in a part of the semiconductor layer, a p-type formed in a ring shape surrounding the semiconductor layer in a portion where the floating potential region is provided and in contact with the semiconductor substrate A first isolation region, a first isolation region provided below the semiconductor layer between the floating potential region and the first isolation region, a diode formed on the first isolation region, a first A p-type second isolation region that surrounds the region where the diode is arranged apart from the isolation region in a ring shape and reaches the lower part of the semiconductor layer from the surface of the semiconductor layer, and an n-type source formed above the first isolation region Area and the cathode area of the diode Is formed on top of the semiconductor layer between the potential region, it is characterized by and
  • the present invention it is possible to suppress the leakage current due to holes flowing to the substrate side when the bootstrap diode is forward biased, and simultaneously increase the charging current of the bootstrap capacitor and suppress the increase in chip area.
  • FIG. 2 is a fragmentary cross-sectional view of the high voltage integrated circuit device according to the first embodiment of the present invention (a fragmentary cross-sectional view showing a cross-sectional structure taken along the line IIA-IIA in FIG. 2B);
  • FIG. 2 is a plan view of a main part of the high voltage integrated circuit device according to the first embodiment of the present invention
  • FIG. 2A is an overall view of a gate drive circuit and a voltage structure surrounding the gate drive circuit
  • FIG. FIG. 3 is an enlarged view of an area Fa shown in FIG.
  • FIG. 3 is a cross-sectional view of a principal part showing a cross-sectional structure taken along line IIB-IIB in FIG.
  • FIG. 4A is a main part plan view of another example of the high voltage integrated circuit device according to the first embodiment of the present invention, and FIG. 4A is an overall view of a gate drive circuit and a voltage structure part surrounding the gate drive circuit.
  • (B) is the enlarged view to which the area
  • 11 is a circuit configuration in which the gate driving circuit (GDU-U, GDU-V for driving the IGBT of the upper arm in FIG. 10) and the level shift circuit (LSU) and the bootstrap diode (Db) are integrated into one chip.
  • FIG. 6 is a cross-sectional view of a main part of a high voltage integrated circuit device according to a second embodiment of the present invention (a cross-sectional view showing a cross-sectional structure at a position corresponding to a line IIA-IIA in FIG. 2).
  • FIG. 6 is a cross-sectional view of a main part of a high voltage integrated circuit device according to a second embodiment of the present invention (a cross-sectional view showing a cross-sectional structure at a position corresponding to a line IIA-IIA in FIG. 2).
  • FIG. 6 is a cross-sectional view of a main part of a high voltage integrated circuit device according to a third embodiment of the present invention (a cross-sectional view showing a cross-sectional structure at a position corresponding to a line IIA-IIA in FIG. 2).
  • FIG. 9 is a cross-sectional view of a main part of a high voltage integrated circuit device according to a fourth embodiment of the present invention (a cross-sectional view showing a cross-sectional structure at a position corresponding to the IIA-IIA line in FIG. 2). It is a principal part block diagram which shows the power module which comprises the inverter for motor control, and the main circuit drive circuit which drives this power module.
  • FIG. 11 is an essential part arrangement diagram of each element when the main circuit driving circuit of FIG. 10 is configured by a high voltage integrated circuit device. It is a basic block diagram of the level shift circuit of FIG. 11 is a circuit configuration in which the gate driving circuit (GDU-U, GDU-V for driving the IGBT of the upper arm in FIG. 10) and the level shift circuit (LSU) and the bootstrap diode (Db) are integrated into one chip.
  • FIG. It is principal part sectional drawing of the HV gate driver IC at the time of integrating the circuit for a gate drive, and a bootstrap diode on an epitaxial substrate.
  • FIG. 10 is a plan configuration diagram in the case where both a high breakdown voltage n-channel MOSFET and a bootstrap diode described in Patent Document 6 are arranged in the same high breakdown voltage junction termination region. It is a figure at the time of connecting a floating region and a diode isolation layer, and forming a bootstrap diode in a region surrounded by the floating region and the diode isolation layer.
  • the present invention is not limited to the description of the first to fourth embodiments described below unless it exceeds the gist.
  • hatching that represents a cross section is omitted for easy understanding of the drawings.
  • the high voltage integrated circuit device 100 includes an n ⁇ type as a surface layer on the surface of a p ⁇ type semiconductor substrate 1 made of, for example, single crystal silicon.
  • the high voltage integrated circuit device 100 is mainly composed of a semiconductor substrate on which an epitaxial growth layer (semiconductor layer) 2 is formed. Further, the high voltage integrated circuit device 100 according to the first embodiment of the present invention is formed by diffusion at a depth of about 2 ⁇ m to 10 ⁇ m from the surface of the semiconductor substrate 1 or by epitaxial growth on the surface of the semiconductor substrate 1. An n ⁇ type buried layer 50 is provided. Further, the high voltage integrated circuit device 100 according to the first embodiment of the present invention includes a p-channel MOSFET 31 and a p-type offset region 21 disposed on the epitaxial growth layer 2 on the buried layer 50, and the offset region 21. And an n-channel MOSFET 32. The p-channel MOSFET 31 and the n-channel MOSFET 32 constitute a CMOS circuit 33. The CMOS circuit 33 is a logic circuit.
  • the high voltage integrated circuit device 100 is formed in a ring shape so as to surround the CMOS circuit 33 on the epitaxial growth layer 2 as shown in FIG. 1 and FIG. N + -type cathode region 7 formed, a p + -type anode region 6 formed in a ring shape so as to surround the cathode region 7 away from the cathode region 7, and the anode away from the anode region 6
  • a p-type floating region (second isolation region) 5 formed in a ring shape so as to surround the region 6 is provided.
  • the cathode region 7 and the anode region 6 form a bootstrap diode Db.
  • the high voltage integrated circuit device 100 is formed so as to surround the floating region 5 apart from the floating region 5, and is a p-type deep region to which the GND potential is applied (the first deep region). 1 separation region) 4.
  • circuits of other phases V phase, W phase
  • X-phase, Y-phase, and Z-phase circuits can be formed on the same semiconductor substrate.
  • the high voltage integrated circuit device 100 includes a cavity (first structure) formed so as to be in contact with the floating region 5 and the p-type diode isolation layer (third isolation region) 52. 1 insulation isolation region) 3.
  • the cavity 3 is formed by forming a number of minute trenches in the buried layer 50 from the surface of the buried layer 50 and performing an annealing process. Therefore, the cavity 3 is formed inside the buried layer 50.
  • the diode isolation layer 52 is surrounded by the cathode region 7.
  • the deep region 4 is a region for fixing the potential of the semiconductor substrate 1 to, for example, the GND potential.
  • the p-type base region 4a is a diffusion layer selectively formed on the epitaxial growth layer 2, and is used as a back gate layer of the high breakdown voltage n-channel MOSFET 62 that is a level shift device.
  • the high breakdown voltage n-channel MOSFET 62 has two MOSFETs 62a for setting and 62b for resetting (see FIG. 2B).
  • an n + type source region 55 and a p + type contact region 56 of the high breakdown voltage n-channel MOSFET 62 are formed.
  • a gate electrode 53 made of polysilicon is disposed via a gate oxide film 37 (SiO 2 or the like) as a gate insulating film.
  • the p-type deep region 4 and the p-type base region 4a are in contact with each other, but may be formed apart from each other.
  • an n + type source region 55 is formed above the base region 4a, and a p + type contact region 56 is formed above each of the deep region 4 and the base region 4a.
  • a p-type high-side isolation layer (fourth isolation region) 51 is formed so as to contact the cavity 3 disposed under the CMOS circuit 33 so as to surround the CMOS circuit 33. Yes.
  • an n + -type drain contact region 57 is formed on the surface of the epitaxial growth layer 2 (region E) surrounded by the high-side isolation layer 51 and the diode isolation layer 52.
  • a drain electrode 54 is formed thereon.
  • the cavity 3 is not formed at the bottom of the epitaxial growth layer 2 surrounded by the high side isolation layer 51 and the diode isolation layer 52.
  • the level shift resistor RL is connected to the drain electrode 54, and the other end of the level shift resistor RL is connected to the U-VCC terminal 13.
  • the deep region 4 is connected to the GND terminal 11, and the anode region 6 is connected to the VDD terminal 12.
  • the cathode region 7 is connected to the U-VCC terminal 13.
  • the U-VCC terminal 13 is connected to the high potential side of the external bootstrap capacitor C 1, and further connected to the p + type source region 18 of the p channel MOSFET 31 constituting the CMOS circuit 33.
  • the low potential side of the bootstrap capacitor C 1 is connected to the n + -type source region 22 of the n-channel MOSFET 32 constituting the CMOS circuit 33 and further connected to the U-OUT terminal 14.
  • the p + -type drain region 19 of the p-channel MOSFET 31 and the n + -type drain region 23 of the n-channel MOSFET 32 are connected to each other and connected to the U-GATE terminal 15.
  • the floating potential region 34 in which the CMOS circuit 33 is formed is connected to the high potential side of the bootstrap power supply.
  • the VDD terminal 12 is a high potential side terminal of a VDD power source (control power source) 16 that drives the low side circuit, and the VDD power source 16 is a low voltage power source of several tens of volts.
  • the U-VCC terminal 13 is a high potential side terminal of the bootstrap capacitor C1 that drives the high side circuit.
  • the intermediate potential of the U-OUT terminal 14 varies between the high potential side potential VCC2H and the low potential side potential VCC2L of the main power supply VCC2.
  • the high side isolation layer 51 and the diode isolation layer 52 are partially connected as shown in FIG.
  • each of the deep region 4, the floating region 5, the anode region 6, the cathode region 7, the diode isolation layer 52, and the high-side isolation layer 51 has a planar shape that is a floating potential region 34. It is formed in an annular shape closed so as to surround.
  • reference numerals 8, 9, 10, 26, 27, 29, 30, and 54 are electrodes connected to each layer, and 25, 28, and 53 are gate electrodes.
  • Reference numerals 20 and 57 and 24 and 56 are regions to be contacts.
  • the anode region 6 has a structure in which a p + type region serving as a contact layer is formed above a p-type region (not shown), and the cathode region 7 is in contact with an upper part of an n-type region (not shown). It has a structure in which an n + type region to be a layer is formed. 1 and 3, the p-type region and the n-type region are omitted.
  • the floating region 5, the diode isolation layer 52, and the high side isolation layer 51 are floating regions where the potential is not fixed.
  • the FET may be a MOS type in which the gate insulating film is an oxide film, or a MIS type in which the gate insulating film is an insulating film such as a silicon oxide film, a silicon nitride film, or a laminated film thereof.
  • a cavity 3 is selectively formed above the buried layer 50.
  • the cavity 3 is formed at least below the bottom of the bootstrap diode Db (bottom), between the drain contact region 57 of the high breakdown voltage n-channel MOSFET 62 (bottom), and below the floating potential region 34 (bottom).
  • Floating region 5, high side isolation layer 51, and diode isolation layer 52 are formed in contact with cavity 3, respectively.
  • the high-side isolation layer 51 and the diode isolation layer 52 form one connected region in the portion without the drain contact region 57 of the high breakdown voltage n-channel MOSFET 62, and both have the same potential.
  • Each of floating region 5, high side isolation layer 51, and diode isolation layer 52 is formed so as to reach the bottom from the surface of epitaxial growth layer 2 in the depth direction.
  • the cavity 3 provided below the epitaxial growth layer 2 so as to cover the lower portion of the region where the bootstrap diode Db is formed corresponds to the first insulating isolation region of the present invention.
  • the cavity 3 provided below the epitaxial growth layer 2 so as to cover the lower side of the logic circuit (floating potential region 34) corresponds to the second insulating isolation region of the present invention.
  • the region where the bootstrap diode Db of the epitaxial growth layer 2 is formed has the same thickness as the floating potential region 34 where the CMOS circuit (logic circuit) 33 is formed, and the island is formed so as to surround the floating potential region 34 on the buried layer 50. Arranged in a shape.
  • the deep region 4 is provided in a ring shape so as to surround the region where the bootstrap diode Db of the epitaxial growth layer 2 is formed, and is separated from the floating potential region 34 and reaches the semiconductor substrate 1 from the surface of the epitaxial growth layer 2. Is formed.
  • the floating region 5 is provided in a ring shape so as to surround the epitaxial growth layer 2 where the bootstrap diode Db is formed, away from the deep region 4, and penetrates from the surface of the epitaxial growth layer 2 to the cavity 3. The cavity 3 is reached.
  • LOCOS is selectively formed on the surface of the epitaxial growth layer 2, and an active portion without LOCOS is connected to a GND electrode 8 connected to the deep region 4, an anode electrode 9 connected to the anode region 6, and a cathode region 7.
  • a cathode electrode 10 and the like are formed.
  • a GND terminal 11 is connected to the GND electrode 8
  • a VDD terminal 12 is connected to the anode electrode 9
  • a U-VCC terminal 13 is connected to the cathode electrode 10.
  • the high breakdown voltage n-channel MOSFET 62 and the level shift resistor RL constitute a level shift circuit LSU.
  • the potential of the drain contact region 57 is the ground potential when the high-breakdown-voltage n-channel MOSFET 62 is on, and the potential of the U-VCC terminal 13 when it is off.
  • the potential of the U-VCC terminal 13 is a potential obtained by adding the voltage (fixed voltage) of the VDD power supply 16 to the potential of the U-OUT terminal 14.
  • FIG. 4 is a plan view of a main part of another example of the high voltage integrated circuit device 100 according to the first embodiment of the present invention.
  • FIG. 4A shows a gate drive circuit (GDU) and a voltage resistance surrounding it.
  • FIG. 4B is an enlarged view of the entire structure,
  • FIG. 4B is an enlarged view of the region Fb shown in FIG.
  • a high voltage integrated circuit device 100 shown in FIG. 4 is a modification of the high voltage integrated circuit device 100 according to the first embodiment of the present invention, but is different from the semiconductor device according to the first embodiment of the present invention. Is as follows. That is, the difference from FIG. 2 is that, in FIG. 2, the planar shape of the high-side isolation layer 51 is formed in an annular shape surrounding the floating potential region 34, but in FIG.
  • the floating region 5 and the diode isolation layer 52 can be connected, and the bootstrap diode Db can be formed in a region surrounded by the floating region 5 and the diode isolation layer 52.
  • FIG. 5 shows the gate drive circuit of FIG. 11 (GDU-U, GDU-V that drives the IGBT of the upper arm of FIG. 10), the level shift circuit (LSU), and the bootstrap diode (Db) on one chip. It is a circuit block diagram in the case.
  • FIG. 5 also shows an upper arm output element Q1 (U phase) and a lower arm output element Q4 (X phase) constituting the main circuit, diodes D1 and D4 and a bootstrap capacitor C1 connected in antiparallel thereto.
  • U phase an upper arm output element
  • Q4 X phase
  • connection point between the upper arm output element Q1 and the lower arm output element Q4 is an intermediate point terminal OUT of the main circuit, is connected to the U-OUT terminal 14 of the high voltage integrated circuit device 100, and is connected to a load (not shown) Connected to a motor).
  • the U-OUT terminal 14 (OUT terminal) is at an intermediate potential and fluctuates between the high potential side potential VCC2H and the low potential side potential VCC2L of the high voltage power source VCC2 which is the main circuit power source.
  • IGBTs are used as the external upper arm output element Q1 and the lower arm output element Q4 .
  • other output elements such as MOSFET (MOS field effect transistor), GTO thyristor (gate turn-off thyristor), thyristor, SIT (electrostatic induction transistor), SI (electrostatic induction) thyristor may be used. I do not care.
  • An upper arm diode D1 (freewheeling diode) is connected to the upper arm output element Q1
  • a lower arm diode D4 freewheeling diode
  • the output terminal X-GATE of the lower arm driver GDU-X of the HV gate driver IC is connected to the control electrode of the external lower arm output element Q4.
  • the upper arm driver GDU-U is a high side circuit in the floating potential region 34
  • the lower arm driver GDU-X is a low side circuit fixed at a low potential (ground potential).
  • the driver GDU-X receives a lower arm control signal directly from the control circuit unit CU.
  • the upper arm driver GDU-U includes an upper arm CMOS inverter, an upper arm buffer amplifier, and an upper arm control logic.
  • the lower arm driver GDU-X includes a lower arm CMOS inverter, a lower arm buffer amplifier, and a lower arm control logic.
  • the bootstrap capacitor C1 When the upper arm output element Q1 is off and charging is performed only during the period when the potential of the intermediate point terminal OUT is lowered to the ground potential, the on time (or the high side switch of the low side switch (lower arm output element Q4)) The (off-time of the upper arm output element Q1) must be long enough for the charge drawn from the bootstrap capacitor C1 by the upper arm driver GDU-U to be completely replenished.
  • the bootstrap diode Db is a pn diode, and the cathode region 7, the anode region 6, and the floating region 5 of Db are formed in the epitaxial growth layer 2 on the cavity 3.
  • the thickness of the semiconductor layer including the buried layer 50 on the cavity 3 and the epitaxial growth layer 2 is, for example, 14 ⁇ m. If the thickness of the cavity 3 is 6 ⁇ m or more, the cavity 3 may be crushed by the weight of the epitaxial growth layer 2 on the cavity 3. Therefore, the thickness of the cavity 3 is preferably 6 ⁇ m or less. Further, assuming a high voltage level shifter with a rated voltage of 1200 V class, a semiconductor substrate 1 having a specific resistance of about 250 to 400 ⁇ ⁇ cm is used.
  • the buried layer 50 located under the cavity 3 and also used as the drain drift region of the high breakdown voltage n-channel MOSFET 62 is formed by forming an epitaxial growth layer having an epi thickness of about 2 to 10 ⁇ m on the semiconductor substrate 1 or the semiconductor substrate.
  • the diffusion depth Xj is made to be about 2 to 10 ⁇ m by high-temperature drive processing at 1100 to 1200 ° C. from the surface of 1.
  • a method for forming the cavity 3 of the SON structure will be described.
  • a mask oxide film thermal oxidation
  • the trench is etched by dry etching after patterning the trench hole.
  • the mask oxide film is removed by wet etching, and annealing is performed in an inert gas atmosphere (eg, hydrogen gas) at a high temperature of 1000 to 1200 ° C. After this annealing, the upper part of the trench hole pattern is closed and the cavity 3 is formed.
  • an inert gas atmosphere eg, hydrogen gas
  • the cavity 3 may be formed by forming porous silicon by electrolytic etching or the like and performing an annealing process in an inert gas atmosphere at a high temperature. After the formation of the cavity 3, the epitaxial growth layer 2 is formed.
  • the impurity concentration of the epitaxial growth layer 2 is about 1 ⁇ 10 14 to 1 ⁇ 10 16 / cm 3 .
  • the floating region 5 in contact with the cavity 3, the deep region 4 connected to the GND terminal 11, and the anode region 6 and the cathode region 7 of the bootstrap diode Db are formed on the cavity 3, respectively.
  • ion implantation of phosphorus and boron is performed by forming masks.
  • the dose amount is as follows.
  • the anode region 6 of the bootstrap diode Db is 1 ⁇ 10 12 to 1 ⁇ 10 14 / cm 2
  • the cathode region 7 of the bootstrap diode Db is 1 ⁇ 10 15 / cm 2
  • the floating region 5 is 1 ⁇ 10 12 to 5 ⁇ . 10 14 / cm 2
  • the deep region 4 is about 1 ⁇ 10 12 to 5 ⁇ 10 14 / cm 2 .
  • annealing is performed at about 1100 to 1200 ° C. for about 10 hours after the ion implantation.
  • the floating region 5 can suppress leakage current due to holes from the anode region 6 of the bootstrap diode Db connected to the VDD terminal 12 to the semiconductor substrate 1 connected to the GND terminal 11.
  • the high-side isolation layer 51 and the diode isolation layer 52 can also be formed simultaneously with the floating region 5.
  • the anode region 6 and the cathode region 7 of the bootstrap diode Db may be diffused to the cavity 3.
  • a gap is provided between the bootstrap diode Db so that the anode region 6, the floating region 5, and the deep region 4 are not connected.
  • the interval between the anode region 6 and the cathode region 7 of the bootstrap diode Db is set to about 100 ⁇ m, and the interval between the anode region 6 and the floating region 5 is an interval that does not punch through with the voltage of the VDD power supply 16 (for example, about 15 V). To do.
  • the high breakdown voltage n-channel MOSFET 62 includes a source region 55 formed on the surface of the deep region 4, a gate electrode 53 a disposed on the deep region 4 via a gate oxide film 37, and a drain contact region 57. Further, the drain drift region of the high breakdown voltage n-channel MOSFET 62 is the epitaxial growth layer 2 between the floating region 5 and the deep region 4, the epitaxial growth layer 2 surrounded by the high-side isolation layer 51 and the diode isolation layer 52, and the buried layer 50. Composed.
  • the buried layer 50 is used as a drain drift region, and sufficient signal transmission as a level shift device is performed on the high-side CMOS circuit 33 ( Logic circuit).
  • LOCOS which is a field oxide film
  • an interlayer insulating film that is a silicon oxide film such as TEOS (tetraethoxysilane) or BPSG (boron / phosphorus glass) and a passivation film that is a silicon nitride film are provided.
  • TEOS tetraethoxysilane
  • BPSG boron / phosphorus glass
  • passivation film that is a silicon nitride film
  • the epitaxial growth layer 2 between them, the epitaxial growth layer 2 between the floating region 5 and the cathode region 7, and the epitaxial growth layer 2 surrounded by the high-side isolation layer 51 and the diode isolation layer 52 may be formed.
  • annealing is performed at 1100 to 1200 ° C. for about 10 hours to diffuse these n regions to the depth of the cavity.
  • the concentration of these n regions is about 1 ⁇ 10 14 to 1 ⁇ 10 17 / cm 3 .
  • the deep region 4, the floating region 5, the high-side isolation layer 51, and the diode isolation layer 52 in FIG. 1 are replaced with ap ⁇ type epitaxial growth layer.
  • the high voltage integrated circuit device 100 by providing the floating region 5, when charging the external bootstrap capacitor C ⁇ b> 1, the semiconductor substrate 1 can be charged. Therefore, the high withstand voltage integrated circuit device 100 having a highly functional gate drive circuit with low power consumption can be realized. Further, by arranging the bootstrap diode Db and the high breakdown voltage n-channel MOSFET 62 in the vertical direction of the cavity 3, the area of the HV gate driver IC can be reduced, and there is no mutual influence between these devices and the bootstrap with less malfunction. A circuit can be configured. Further, since the cavity 3 may be partially formed in the island region (band-shaped ring region) of the bootstrap diode Db, the influence on the warp of the wafer (p ⁇ type semiconductor substrate 1) is small.
  • the insulating isolation region is the SON structure cavity 3, but the SOI structure may be an insulating film.
  • an SOI structure insulating film which is an insulating isolation region is formed in an n-type semiconductor layer composed of the buried layer 50 and the epitaxially grown layer 2.
  • the thickness of the oxide film is 15 ⁇ m with a breakdown voltage of about 1500 V (the relative dielectric constant of the oxide film is 3.9).
  • the oxide film it is necessary to make it about 4 times thicker than the case of the cavity 3, so that the manufacturing cost increases.
  • an oxide film may be used instead of the cavity 3.
  • the formation of the cavity 3 requires only the addition of a trench hole forming process (mask oxidation, patterning, trench etching) and a hydrogen annealing process, and thus can reduce the manufacturing cost as compared with the case where an SOI substrate using an oxide film is used. it can.
  • a trench hole forming process mask oxidation, patterning, trench etching
  • a hydrogen annealing process hydrogen annealing process
  • Vbr Ecr ⁇ (d / 2 + Tox ⁇ ⁇ si / ⁇ ox) (1)
  • Ecr is the critical electric field
  • d is the thickness of the n ⁇ type semiconductor layer
  • Tox is the thickness of the dielectric layer
  • ⁇ si is the relative permittivity of silicon
  • ⁇ ox is the relative permittivity of the dielectric.
  • the permittivity ⁇ cavity of the cavity 3 corresponding to ⁇ ox is 1
  • Ecr 3 ⁇ 10 5 (V / cm)
  • d 10 ⁇ m
  • ⁇ si 11.7
  • the thickness of the cavity 3 is about 1/4 of the thickness of the oxide film when the SOI substrate is used.
  • the withstand voltage of the level shifter LSU and the bootstrap diode Db mounted on the high withstand voltage integrated circuit device 100 varies in the specific resistance of the n ⁇ semiconductor layer (epitaxial growth layer 2) and the thickness of the cavity 3 when the rated voltage is 1200V. Further, considering the actual breakdown voltage of power transistors Q1 and Q4 as external components, a breakdown voltage of about 1500 V is required at the minimum. From the above equation (1), it is understood that the n ⁇ semiconductor layer (epitaxial growth layer 2) or the dielectric layer may be thickened to increase the breakdown voltage of the dielectric isolation high breakdown voltage integrated circuit device. When the layer is the cavity 3, if the cavity 3 is thickened, the cavity 3 is crushed by the weight of the semiconductor layer on the cavity 3. Therefore, the thickness of the cavity 3 is preferably about 4 to 6 ⁇ m.
  • FIG. 6 shows a carrier (electron) when the depletion layer 90, the high breakdown voltage n-channel MOSFET 62, and the bootstrap diode Db are turned on when a high voltage is applied to the cathode region 7 and the drain contact region 57 in FIG. 91, holes 92),
  • FIG. 6A is a diagram of a depletion layer
  • FIG. 6B is a diagram showing a carrier flow.
  • the potential of the U-VCC terminal 13 is a potential obtained by adding the potential of the VDD terminal 12 to the potential of the U-OUT terminal 14.
  • the lower arm output element Q4 which is the X phase of the main circuit is turned on, the potential of the U-OUT terminal 14 becomes the ground potential, and the potential of the U-VCC terminal 13 becomes the potential of the VDD terminal 12.
  • the bootstrap diode Db is forward biased.
  • the high breakdown voltage n-channel MOSFET 62 is turned on and Q1 is in the off state. Due to this forward bias, holes 92 flow from the anode region 6 toward the cathode region 7, and electrons 91 flow from the cathode region 7 toward the anode region 6.
  • Conductivity modulation occurs in the epitaxial growth layer 2 which is the drift region, and a current I flows in a low on-voltage state.
  • This current I is divided into a current I1 that charges the bootstrap capacitor C1 and a current I2 that flows to the drain contact region 57 because the high voltage n-channel MOSFET 62 is on. Since the current I2 flows through the level shift resistor RL, the current I2 is small, and most of the current I flows as the current I1. By increasing the current I1, it is possible to quickly charge the bootstrap capacitor C1 whose voltage has dropped due to discharge. By providing the floating region 5, the cavity 3, and the diode isolation layer 52, the holes 92 injected from the anode region 6 are prevented from leaking to the semiconductor substrate 1. As a result, the leakage current to the semiconductor substrate 1 can be suppressed.
  • the buried layer 50 which is the drift region of the high breakdown voltage n-channel MOSFET 62
  • the area occupied by the high breakdown voltage n channel MOSFET 62 is distributed to the bootstrap diode Db. Therefore, the area of the bootstrap diode Db can be increased.
  • a large current I1 can flow through the bootstrap diode Db, and the bootstrap capacitor C1 can be charged quickly as described above. As a result, the frequency of the inverter device can be increased.
  • the SON structure cavity 3 is formed as an insulating isolation region in the buried layer 50 of the semiconductor substrate 1, the epitaxial growth layer 2 on the cavity 3 is used as a drift region of the bootstrap diode Db, and The buried layer 50 under the cavity 3 is used as the drain drift region of the high breakdown voltage n-channel MOSFET 62 which is a level shift device.
  • the bootstrap diode Db and the high breakdown voltage n-channel MOSFET 62 are separated from each other by the cavity 3 and a p-type diffusion layer (p-type floating region 5 and p-type diode isolation layer 52), so that the bootstrap capacitor C1 is charged. Leakage current due to holes in the semiconductor substrate 1 can be suppressed. In addition, since the entire high-voltage junction termination region can be used as the bootstrap diode Db, the charging current can be utilized to the maximum. Furthermore, since the high breakdown voltage n-channel MOSFET 62 is disposed below the bootstrap diode Db, it is not necessary to dispose the high breakdown voltage n-channel MOSFET 62 in another region, and an increase in chip area can be suppressed.
  • the high voltage integrated circuit device 200 according to the second embodiment of the present invention is different from the high voltage integrated circuit device 100 according to the first embodiment of the present invention in the following configuration. Yes. That is, in the high voltage integrated circuit device 100 according to the first embodiment of the present invention, the p-type high-side isolation layer 51 and the p-type diode isolation layer 52 are in a floating state. In contrast, in the high voltage integrated circuit device 200 according to the second embodiment of the present invention, the p + type contact region 51 a and the p type diode isolation layer 52 are formed above the p type high side isolation layer 51.
  • P + -type contact regions 52a are formed respectively, and the U-OUT terminal 14 is connected to the contact regions 51a and 52a. With such a configuration, it is possible to suppress malfunction of the CMOS circuit 33 when a negative voltage surge is applied to the U-OUT terminal 14.
  • a high voltage integrated circuit device 200 having an HV gate driver IC with a high negative voltage surge resistance can be realized.
  • the effects described in the first embodiment can be obtained in the same manner.
  • the impurity concentration in the upper part of the high side isolation layer 51 and the diode isolation layer 52 is sufficiently high and is in ohmic contact with the external wiring, the impurity in the upper part of each of the high side isolation layer 51 and the diode isolation layer 52 The regions with high concentration become contact regions 51a and 52a.
  • a p-type base region 4a is formed above the p-type deep region 4 as shown in FIG.
  • the p-type base region 4 a is not formed, and n + is formed above the deep region 4.
  • a mold source region 55 is formed.
  • the p-type base region 4a may not be formed.
  • the base region 4a and the deep region 4 are formed separately, it is easier to control the impurity concentration of the back gate of the high breakdown voltage n-channel MOSFET 62.
  • a high voltage integrated circuit device 300 according to the third embodiment of the present invention is different from the high voltage integrated circuit device 100 according to the first embodiment described above in the following configuration. . That is, as shown in FIG. 1, in the high voltage integrated circuit device 100 according to the first embodiment of the present invention, a high voltage n-channel MOSFET 62 is formed in the epitaxial growth layer 2 between the high side isolation layer 51 and the diode isolation layer 52. The n + -type drain contact region 57 is provided, and the cavity 3 is arranged below the high-side isolation layer 51 and the floating potential region 34.
  • the high side isolation layer 51 and the diode isolation layer 52 are not provided as shown in FIG.
  • the configuration of the high breakdown voltage n-channel MOSFET 63 is different from that of the high breakdown voltage n-channel MOSFET 62.
  • the cavity 3 below the floating potential region 34 is not provided.
  • the drain contact region 57 and the cathode region 7 of the bootstrap diode Db and the n + type contact region 20 of the p-channel MOSFET 31 are arranged.
  • Each distance L is sufficiently widened.
  • the holes 92 injected from the anode region 6 of the bootstrap diode Db are drawn from the cathode region 7 and the drain contact region 57.
  • the yield rate can be improved.
  • the distance between the drain contact region 57 and the n + -type contact region 20 is preferably 100 ⁇ m or more in consideration of the above resistance conditions. Further, in order to shorten the distance between the drain contact region 57 and the contact region 20, a p-type diffusion layer may be disposed on the epitaxial growth layer 2 to increase the resistance value of the parasitic resistance RR1. In FIG. 8, the anode region 6 is prevented so that the holes 92 injected from the anode region 6 enter the cathode region 7 and the drain contact region 57 and do not enter the high-side contact region 20 and the p + -type source region 18. The distance L is made larger than the diffusion length of the holes 92 injected from.
  • the holes 92 indicated by the dotted lines disappear by recombination before reaching the contact region 20 or the + -type source region 18.
  • the diffusion length of the holes 92 is about several tens of ⁇ m.
  • a high voltage integrated circuit device 400 according to the fourth embodiment of the present invention is different from the high voltage integrated circuit device 100 according to the first embodiment in the following configuration. . That is, as shown in FIG. 1, in the high voltage integrated circuit device 100 according to the first embodiment of the present invention, a high side isolation layer is provided between the drain contact region 57 and the floating potential region 34 of the high voltage n-channel MOSFET 62. 51 is provided, and the cavity 3 is arranged below the high-side isolation layer 51 and the floating potential region 34. On the other hand, in the high voltage integrated circuit device 400 according to the fourth embodiment of the present invention, as shown in FIG. 9, the high side isolation layer 51 is not provided, and the cavity 3 below the floating potential region 34 is also provided. Not provided.
  • the distance L between the drain contact region 57 and the contact region 20 is sufficiently widened. As described above, by sufficiently widening the distance L, a malfunction of level shift can be suppressed. Similar to the third embodiment, the resistance value of the parasitic resistance RR1 between the drain contact region 57 and the contact region 20 needs to be larger than the resistance value of the level shift resistor RL.
  • the distance between the drain contact region 57 and the contact region 20 is preferably 100 ⁇ m or more in consideration of the above resistance conditions. Further, in order to shorten the distance between the drain contact region 57 and the contact region 20, a p-type diffusion layer may be disposed on the epitaxial growth layer 2 to increase the resistance value of the parasitic resistance RR1.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.
  • the semiconductor device according to the first to fourth embodiments of the present invention the case where a silicon semiconductor substrate is used as the semiconductor substrate has been described.
  • the present invention is not limited to this, for example, silicon carbide ( It can be applied to a semiconductor device using a semiconductor substrate such as SiC) or gallium nitride (GaN).
  • the semiconductor device according to the present invention suppresses the leakage current due to holes flowing to the substrate side when the bootstrap diode is forward biased, and at the same time increases the charging current of the bootstrap capacitor and suppresses the increase in the chip area. This is useful for a semiconductor device having a high voltage MOSFET and a bootstrap diode on the same substrate.

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Abstract

　ｐ型の半導体基板（１）にブートストラップダイオード（Ｄｂ）および高耐圧電界効果トランジスタ（６２）を有する半導体装置（１００）は、半導体基板（１）のｎ－型の埋め込み層（５０）内に空洞（３）を形成し、この空洞の下部の埋め込み層（５０）を高耐圧ｎチャネルＭＯＳＦＥＴ（６２）のドレインドリフト領域として利用することで、ブートストラップダイオード（Ｄｂ）の順バイアス時に半導体基板（１）側に流れる正孔（９２）によるリーク電流を抑制すると同時にブートストラップコンデンサＣ１の充電電流を大きくし、なおかつチップ面積の増大を抑制することができる。

Description

半導体装置
　この発明は、高耐圧集積回路装置などの半導体装置に関する。
　ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスは、モータ制御用のインバータのほか、大容量のＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ：フラットパネルディスプレイ）などの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。
　従来、このパワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ＬＳＩ（大規模集積回路）技術の進歩により、定格電圧が１２００Ｖまでの高耐圧集積回路装置が実用化されている。
　図１０は、モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である（例えば、特許文献１参照）。三相モータ７０を駆動するために用いるパワーデバイスはブリッジ回路を構成し、同一パッケージに収納されたパワーモジュール７１の構造をしている。
　この図１０ではパワーモジュール７１はパワーデバイスであるＩＧＢＴとダイオードによって構成されている。また、ＩＧＢＴの代わりにＭＯＳＦＥＴであっても良い。図１０ではＩＧＢＴは上アーム出力素子Ｑ１～Ｑ３、下アーム出力素子Ｑ４～Ｑ６、ダイオードはＤ１～Ｄ６で示されている。
　主電源ＶＣＣ２の高電位側端子（＝ＶＣＣ２Ｈ端子）は、Ｑ１、Ｑ２、Ｑ３のコレクタに接続し、低電位側端子（＝ＶＣＣ２Ｌ端子）は、Ｑ４、Ｑ５、Ｑ６のエミッタに接続する。
　各ＩＧＢＴのゲートは主回路駆動回路７２の出力に接続し、パワーモジュール７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モータ７０に接続している。
　主電源ＶＣＣ２は、通常ＡＣ１００～４００Ｖと高電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態で、Ｑ１，Ｑ２，Ｑ３がオン状態の時はＱ１，Ｑ２，Ｑ３のエミッタ電位がそれぞれ高電圧になる。
　そのため、これらのゲートを駆動する場合にエミッタ電位より更に高い電圧で駆動しなければならない。
　また、主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりパワーモジュール７１で構成されるインバータ回路全体の制御がなされる。主回路駆動回路７２を高耐圧集積回路装置で構成した場合について一例を示す。
　図１１は、主回路駆動回路を高耐圧集積回路装置で構成した場合の各要素の要部配置図である。主回路駆動回路７２は、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやり取りを行う。主回路駆動回路７２は、ＩＧＢＴをオンオフさせる制御信号を発生させる制御回路（ＣＵ：Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）を備えている。また、このＣＵからの信号を、受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電流、を検出し、異常信号をＣＵに伝えるゲート駆動回路（ＧＤＵ：Ｇａｔｅ　Ｄｒｉｖｅｒ　Ｕｎｉｔ）を備えている。また、図１０のブリッジを構成するＩＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲート信号およびアラーム信号について、ＶＣＣ２Ｌ端子の電位（＝ＶＣＣ２Ｌ）レベルとＶＣＣ２Ｈ端子の電位（＝ＶＣＣ２Ｈ）レベルとを媒介する働きを担うレベルシフト回路（ＬＳＵ：Ｌｅｖｅｌ　Ｓｈｉｆｔ　Ｕｎｉｔ）を備えている。
　このＧＤＵはＱ１、Ｑ２、Ｑ３とそれぞれ接続するＧＤＵ－Ｕ、ＧＤＵ－Ｖ、ＧＤＵ－Ｗと、Ｑ４、Ｑ５、Ｑ６とそれぞれ接続するＧＤＵ－Ｘ、ＧＤＵ－Ｙ、ＧＤＵ－Ｚで構成される。ＧＤＵ－Ｕ、ＧＤＵ－Ｖ、ＧＤＵ－Ｗはそれぞれ、Ｕ－ＯＵＴ、Ｖ－ＯＵＴ、Ｗ－ＯＵＴを基準電位とする回路である。つぎにこの中のＬＳＵについて一例を示す。
　図１２はＬＳＵ（レベルシフト回路）の基本構成図である。基本構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１はＣＵ（制御回路）からの信号Ｓ１をＧＤＵ－Ｕ，Ｖ，Ｗへレベルシフトするためのものである。ＬＳＵは、高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１との間から、上アームＧＤＵへ入力される信号Ｓ２が出力される。
　このＬＳＵに用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１は三相モータ７０を駆動するＩＧＢＴ（上下アーム出力素子Ｑ１～Ｑ６）と同等の６００Ｖから１４００Ｖ程度の耐圧が要求される。
　つぎに、ブートストラップシステムを同一半導体基板上に形成した、従来の高耐圧集積回路装置（ＨＶゲートドライバＩＣ）について説明する（特許文献２を参照）。
　図１３は、図１０の上アーム出力素子Ｑ１を駆動する図１１に示したＧＤＵ－ＵとＧＤＵ－Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。勿論、ＧＤＵ－Ｖ，ＧＤＵ－Ｗも同様の構成をしている。
　図１４は、エピタキシャル基板上に図１３に示した高耐圧集積回路装置を形成した場合の要部断面図を示し、図１３に示したＧＤＵ－Ｕ及びブートストラップダイオードＤｂを示している。
　図１３に記載のＬＳＵ（レベルシフト回路）は、レベルアップ側のレベルシフト回路のみ示している。
　ここで、ブートストラップ回路の動作について説明する。Ｖｂ電圧（Ｃ１の電圧）は、ＧＤＵ－Ｕに電源を供給している。一般にこのＶｂ電圧は、ＨＶゲートドライバＩＣがドライブする外部のＩＧＢＴ（Ｑ１）を確実にエンハンス（フルオン）するため、１５Ｖ程度に設定される。
　このＶｂ電圧はフローティング電源の電圧であり、高周波での方形波となるＵ－ＯＵＴ電圧を基準電位とする。図１３に示すように、フローティング電源はブートストラップダイオードＤｂとブートストラップコンデンサＣ１の組み合わせによって構成される。
　ブートストラップ回路が動作するのは、ローサイド側のＩＧＢＴ（Ｑ４）のゲートがオン状態のとき、Ｕ－ＯＵＴ電圧がＩＧＢＴ（Ｑ４）を通じてグランド電位まで低下する際である。このとき、ブートストラップコンデンサＣ１は、１５Ｖの低電圧電源であるＶＤＤ電源からブートストラップダイオードＤｂを通じて充電される。
　また、逆にハイサイド側のＩＧＢＴ（Ｑ１）のゲートがオンしている期間では、Ｕ－ＯＵＴ端子の電圧は、ＶＣＣ２端子の電圧または、過渡的にはサージでそれ以上の高電圧になる。そのため、ブートストラップダイオードＤｂの逆耐圧は、高耐圧ｎチャネルＭＯＳＦＥＴ６１と同等の６００Ｖから１４００Ｖ程度の耐圧値が要求される。
　ここで充電に使用されるブートストラップコンデンサＣ１は、１００ｎＦ以上の大容量が必要であるため、集積化は難しく、外付けのタンタルコンデンサ、セラミックコンデンサなどを使用するのが一般的である。
　特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いてｐｎダイオードを形成すれば、ブートストラップダイオードの高耐圧化と基板への正孔リークを減少させることが示唆されている。
　また、特許文献４では、シリコン基板の表面に複数の溝を２次元的に配列形成した後、シリコン基板に熱処理を施すことによって、複数の溝を１つの平板状の空洞に変えることで、コストの上昇や、信頼性の低下を招かずにＳＯＮ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｎｏｔｈｉｎｇ）構造を形成することが開示されている。
　また、特許文献５では、基板の所望の領域に微小空洞を形成するためのイオンを注入する第１ステップと、前記第１ステップにより微小空洞が形成された基板に熱処理をする第２ステップと、を有し、前記第２ステップには、少なくとも基板を１０００℃以上の温度に曝すための高温熱処理ステップがあることで、低コストで高品質なＳＯＮ半導体基板の製造方法を提供し、また、この半導体基板の製造方法を工程中にすることで高性能な高耐圧集積回路装置を製造することができる方法が開示されている。
　また、特許文献６では、ブートストラップダイオードをハイサイド駆動回路部を取り囲む高耐圧接合終端領域に配置し、ダイオードのアノード領域とカソード領域の下に空洞を形成することによって、逆耐圧がかかる際には高耐圧を維持することができ、また、ブートストラップコンデンサを充電する際には、基板への正孔リークを無くすことができることが開示されている。
　また、特許文献７では、ブートストラップＦＥＴ(電界効果型トランジスタ)をハイサイド駆動回路部を取り囲む高耐圧接合終端領域の一部に配置し、ブートストラップコンデンサを充電するタイミングで、そのＦＥＴのゲートを制御するブートストラップエミュレータ機能について開示されている。
　また、特許文献８では、ＳＩＭＯＸ法による薄い埋め込み酸化膜を用いても高耐圧と低スイッチング損失が得られるＳＯＩ横型半導体装置について記述されており、酸素イオン注入によって形成された部分ＳＯI基板の埋め込み酸化膜を上下に挟むように高耐圧のＩＧＢＴとＭＯＳＦＥＴが並列に配置されていることが開示されている。
　図１３および図１４に示されている構成では、ハイサイド(上アーム側)のＩＧＢＴ（Ｑ１）がオフすると、Ｕ－ＯＵＴ端子の電圧はグランド電位まで引き下げられて、ブートストラップコンデンサＣ１を充電する。ブートストラップダイオードＤｂは、ｐ－基板上にＮｅｐｉ層であるｎ－層とｎ＋埋め込み層を設け、アノード拡散領域としてｐ＋拡散を形成した構造をしている。
　そのため、ブートストラップコンデンサＣ１を充電する過程で、ブートストラップダイオードＤｂのアノード電極からＶＤＤ電源へ電子を供給する一方、電位の低いカソード電極へホールが供給される。
　しかし、ブートストラップダイオードＤｂの順方向電圧降下（ＶＦ電圧）が２Ｖ以下の低電圧領域では、多くのホールがｎ＋埋め込み層を貫通し、グランド電位であるｐ－基板へ流れ込む。その結果、Ｕ－ＯＵＴ電圧がグランド電位まで引き下げられブートストラップコンデンサを充電する期間には、ＶＤＤ電源の高電位側端子からＨＶゲートドライバＩＣのｐ－基板のＧＮＤ端子に大きなリーク電流（漏れ電流）が発生し消費電流を増加させる。先に取り上げた特許文献６にも、ブートストラップコンデンサの充電期間にブートストラップダイオードＤｂのｐ＋領域であるアノード領域側（ＶＤＤ）からｎ＋埋め込み層を経由して、ｐ－基板にホールが抜け出しリーク電流Ｉｌｅａｋとなることが述べられている。
　これは、ｐ＋領域であるアノード領域側から注入されたホールがｎ＋領域であるカソード領域側で取り込まれて少数キャリアとして電子と再結合する割合より、電位障壁の低いグランド電位に固定されたｐ－基板方向へ流れるホール成分の方が多いために起こるもので、結果的にｐ－基板へのリーク電流となってしまう。
　また、特許文献６や特許文献７に示すように、ブートストラップダイオードもしくはブートストラップＦＥＴ素子を、ハイサイド駆動回路を取囲んでいる高耐圧接合終端領域に配置する際には、同じく高耐圧接合終端領域内に配置される高耐圧ｎチャネルＭＯＳＦＥＴ（図１２の６１に相当する）が一般的にはセット、リセット信号用に２つ必要であり、それぞれの配置領域に制約が発生する。
　なぜなら、レベルシフト素子である高耐圧ｎチャネルＭＯＳＦＥＴは周囲を取り囲むｐ型のＧＮＤ領域をバックゲート層に、そのｐ－領域に取り囲まれた耐圧領域であるｎ－領域はドレインドリフト層として使用するのに対し、ブートストラップダイオードは、図１３に示されたＶＤＤ電位に固定され、カソード領域は同じく図１３に示されたＵ－ＶＣＣ端子に接続されるため、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードは、それぞれ近くには配置することができず、十分な距離をとるか、互いにトレンチ溝や分離用の拡散層を設けるなどの素子分離構造が別途必要となるからである。そのため、ＨＶゲートドライバＩＣのチップ面積の増大や製造コストの増加を招くこととなる。
　図１５は、特許文献６に記載されている高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置した場合の平面構成図である。図１５に示されているレベルシフタ（高耐圧ｎチャネルＭＯＳＦＥＴ）のドレイン層とブートストラップダイオードのカソード領域７Ｋの電位は、上述のようにドレイン電位とＵ－ＶＣＣ端子の電位とで異なる。このために、ブートストラップダイオードの充電動作時に、ドレイン層へブートストラップダイオードのアノード領域６Ａからのホールが注入されないようにドレイン層とアノード領域６Ａとを数百μｍ程度離して配置する。また、カソード領域７Ｋで置換された電子キャリアが例えばドレインやカソード領域７Ｋが高電圧に持ち上げられる逆回復状態のときなどに高耐圧ｎチャネルＭＯＳＦＥＴのドレイン層へ誤って注入しないように、カソード領域７Ｋとドレイン層も数百μｍ程度間隔を空けることが望ましい。なぜなら、高耐圧ｎチャネルＭＯＳＦＥＴはレベルシフト素子であるため、ドレイン層に電子キャリアが注入されれば、レベルシフト回路の誤動作を招くからである。
　ここで、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの２素子を別々の高耐圧接合終端領域に配置することは可能であるが、当然、余計な配置面積を占めることになるため、ＨＶゲートドライバＩＣのチップ面積が増大してしまうことは避けられない。
　また、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置することの課題は、互いの素子の電気的な分離以外にブートストラップダイオードの充電能力を減少させるという点もある。２入力方式のレベルシフト回路であれば、高耐圧ｎチャネルＭＯＳＦＥＴはセット、リセット信号用の２つが必要であり、これらの素子を高耐圧接合終端領域に配置することで、ブートストラップダイオードのアノード領域およびカソード領域の配置面積に制約ができるためである。
　アプリケーションが出力定格の低い家電製品などに使用するインバータなどの場合は、パワーデバイス（ここではパワーＭＯＳＦＥＴ）のゲート容量が小さく、キャリア周波数も１００ＫＨｚ程度であり、充電するブートストラップコンデンサの容量も１００ｎＦから１μＦ程度の容量であるため、コンデンサの充電時におけるダイオードの充電電流も数十ｍＡ程度で良い。しかしながら、アプリケーションが５００ＫＨｚから１ＭＨｚなどの高周波が求められる用途や、パワーデバイス（ここではＩＧＢＴ）のゲート容量の大きい産業機器向けのインバータなどの場合は、充電するブートストラップコンデンサの容量は数μＦから数十μＦ程度の容量になる。このため、コンデンサの充電時におけるダイオードの充電電流は数百ｍＡ程度を流さなければならない。また、その時の順方向（ＶＦ）電圧は、コンデンサの放電電圧分である数Ｖ前後であるため、数百ｍＡレベルの充電電流を流すには、ブートストラップダイオードのドリフト抵抗を低くすることと、十分な素子面積を確保しなければならない。
特許第３９４１２０６号公報 ＵＳ６８２５７００号公報 特開２００４－２００４７２号公報 特開２００１－１４４２７６号公報 特開２００３－３３２５４０号公報 特開２０１２－２２７３００号公報 特許第３６０４１４８号公報 特許第５０５５８１３号公報
　この発明の目的は、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができる半導体装置を提供することにある。
　上記目的を達成するために、本発明の一態様に係る半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されるｎ型の埋め込み層と、埋め込み層上に形成されるｎ型の半導体層と、半導体層の一部に設けられた浮遊電位領域と、浮遊電位領域が設けられた部分の半導体層を囲み半導体基板と接し、浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、浮遊電位領域と第１分離領域との間の半導体層の下部に設けられた第１絶縁分離領域と、記第１絶縁分離領域上に形成されるダイオードと、第１分離領域から離れてダイオードが配置された領域をリング状に囲み半導体層の表面から半導体層の下部に達するｐ型の第２分離領域と、第１分離領域の上部に形成されるｎ型のソース領域と、ダイオードのカソード領域と浮遊電位領域との間の半導体層の上部に形成される、ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、を備えることを特徴としている。
　この発明によれば、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができる。
本発明の第１の実施形態に係る高耐圧集積回路装置の要部断面図（図２（ｂ）のIIＡ－IIＡ線に沿った断面構造を示す要部断面図）である。 本発明の第１の実施形態に係る高耐圧集積回路装置の要部平面図であり、図２（ａ）は、ゲート駆動回路とそれを囲む耐圧構造部の全体図、図２（ｂ）は、図２（ａ）に示す領域Ｆａを拡大した拡大図ある。 図２（ｂ）のIIＢ－IIＢ線に沿った断面構造を示す要部断面図である。 本発明の第１の実施形態に係る高耐圧集積回路装置の他の例の要部平面図であり、図４（ａ）は、ゲート駆動回路とそれを囲む耐圧構造部の全体図、図４（ｂ）は、図４（ａ）に示す領域Ｆｂを拡大した拡大図である。 図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ－Ｕ，ＧＤＵ－Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。 図１において、カソード領域とドレインコンタクト領域に高電圧が印加されたときの空乏層と、高耐圧ｎチャネルＭＯＳＦＥＴおよびブートストラップダイオードがオン状態になったときのキャリア（電子，正孔）の流れを示した図であり、図６（ａ）は空乏層の図、図６（ｂ）はキャリアの流れを示す図である。 本発明の第２の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ－IIＡ線に対応する位置での断面構造を示す断面図）である。 本発明の第３の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ－IIＡ線に対応する位置での断面構造を示す断面図）である。 本発明の第４の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ－IIＡ線に対応する位置での断面構造を示す断面図）である。 モータ制御用インバータを構成するパワーモジュールと、このパワーモジュールを駆動する主回路駆動回路とを示す要部構成図である。 図１０の主回路駆動回路を高耐圧集積回路装置で構成した場合の各要素の要部配置図である。 図１１のレベルシフト回路の基本構成図である。 図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ－Ｕ，ＧＤＵ－Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。 エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。 特許文献６に記載されている高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置した場合の平面構成図である。 フローティング領域とダイオード分離層とを接続し、このフローティング領域とダイオード分離層とに囲まれた領域にブートストラップダイオードを形成した場合の図である。
　以下、本発明の第１乃至第４の実施形態に係る半導体を、図面を参照して説明する。
　本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び－は、＋及び－の付されていない半導体領域に比してそれぞれ相対的不純物濃度が高いまたは低い半導体領域であることを意味する。
　なお、以下の第１乃至第４の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
　また、第１乃至第４の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第４の実施形態の記載に限定されるものではない。
　また、第１乃至第４の実施形態で説明される添付図面のうち、図１、図３、図６乃至図９では、図面を見易くするために断面を表すハッチングを省略している。
　以下の第１乃至第４の実施形態では、本発明の「半導体装置」の代表例として高耐圧集積回路装置に着目して例示的に説明する。
　（第１の実施形態）
　図１乃至図３は、例えば図１０、図１１で示したブリッジ回路のハイサイド側のＵ相、Ｖ相、Ｗ相のうち、Ｕ相のゲート駆動回路部分（ＧＤＵ－Ｕ、ＬＳＵおよびブートストラップダイオードＤｂ）に関係する箇所の図を示している。
　図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、例えば単結晶シリコンからなるｐ－型の半導体基板１の表面上に表面層としてのｎ－型のエピタキシャル成長層（半導体層）２が形成された半導体基体を主体に構成されている。また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、半導体基板１の表面から２μｍ～１０μｍ程度の深さで拡散により形成するか、もしくは半導体基板１の表面上にエピタキシャル成長により形成されたｎ－型の埋め込み層５０を備えている。また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、埋め込み層５０上のエピタキシャル成長層２の上部に配置されたｐチャネルＭＯＳＦＥＴ３１およびｐ型のオフセット領域２１と、オフセット領域２１内に形成されたｎチャネルＭＯＳＦＥＴ３２ととを備えている。このｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２は、ＣＭＯＳ回路３３を構成している。このＣＭＯＳ回路３３はロジック回路である。
　また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、図１及び図２（ａ）に示すように、エピタキシャル成長層２の上部にＣＭＯＳ回路３３を囲むようにリング状に形成されたｎ＋型のカソード領域７と、このカソード領域７から離れてこのカソード領域７を取り囲むようにリング状に形成されたｐ＋型のアノード領域６と、このアノード領域６から離れてこのアノード領域６を取り囲むようにリング状に形成されたｐ型のフローティング領域（第２分離領域）５を備えている。このカソード領域７とアノード領域６でブートストラップダイオードＤｂが形成されている。
　また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、フローティング領域５から離れてこのフローティング領域５を取り囲むように形成され、ＧＮＤ電位が印加されるｐ型のディープ領域（第１分離領域）４を備えている。ディープ領域４の外側の同一半導体基板内には、図１１に示したように、他の相（Ｖ相、Ｗ相）の回路を同様に形成することができる。また、図１１のようにＸ相、Ｙ相、Ｚ相の回路も同一半導体基板上に形成することができる。
　また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、フローティング領域５およびｐ型のダイオード分離層（第３分離領域）５２に接するように形成されたＳＯＮ構造の空洞（第１絶縁分離領域）３を備えている。この空洞３は埋め込み層５０の表面から埋め込み層５０内に微小のトレンチを多数形成し、アニール処理をすることにより形成される。そのため、この空洞３は埋め込み層５０の内部に形成される。ダイオード分離層５２はカソード領域７に囲まれている。
　ディープ領域４は、半導体基板１の電位を例えばＧＮＤ電位に固定するための領域である。ｐ型のベース領域４ａは、エピタキシャル成長層２の上部に選択的に形成された拡散層であり、レベルシフトデバイスである高耐圧ｎチャネルＭＯＳＦＥＴ６２のバックゲート層として使用される。高耐圧ｎチャネルＭＯＳＦＥＴ６２は、セット用ＭＯＳＦＥＴ６２ａおよびリセット用ＭＯＳＦＥＴ６２ｂの２つを備えている（図２（ｂ）参照）。
　ベース領域４ａの上部には、高耐圧ｎチャネルＭＯＳＦＥＴ６２のｎ＋型のソース領域５５とｐ＋型のコンタクト領域５６とが形成されている。そして、ソース領域５５とエピタキシャル成長層２との間のベース領域４ａ上には、ゲート絶縁膜としてのゲート酸化膜３７（ＳｉＯ２など）を介して、ポリシリコンからなるゲート電極５３が配置されている。第１の実施形態では、ｐ型のディープ領域４とｐ型のベース領域４ａとが接触しているが、互いに離れて形成してもよい。離れて形成する場合、ベース領域４ａの上部にｎ＋型のソース領域５５が形成され、ディープ領域４およびベース領域４ａのそれぞれの上部にｐ＋型のコンタクト領域５６が形成される。
　また、ダイオード分離層５２と離れて、ＣＭＯＳ回路３３を取り囲むようにｐ型のハイサイド分離層（第４分離領域）５１がＣＭＯＳ回路３３の下に配置される空洞３に接するように形成されている。ハイサイド分離層５１とダイオード分離層５２とにより囲まれたエピタキシャル成長層２（領域Ｅ）の表面には、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインピックアップ層としてのｎ＋型のドレインコンタクト領域５７が形成され、その上にドレイン電極５４が形成されている。ハイサイド分離層５１とダイオード分離層５２とにより囲まれたエピタキシャル成長層２の底部には、空洞３は形成されていない。
　レベルシフト抵抗ＲＬの一端はドレイン電極５４に接続され、レベルシフト抵抗ＲＬの他端はＵ－ＶＣＣ端子１３に接続される。ディープ領域４はＧＮＤ端子１１に接続され、アノード領域６はＶＤＤ端子１２に接続される。カソード領域７はＵ－ＶＣＣ端子１３に接続される。Ｕ－ＶＣＣ端子１３は外付けのブートストラップコンデンサＣ１の高電位側に接続され、さらにＣＭＯＳ回路３３を構成するｐチャネルＭＯＳＦＥＴ３１のｐ＋型のソース領域１８に接続される。ブートストラップコンデンサＣ１の低電位側はＣＭＯＳ回路３３を構成するｎチャネルＭＯＳＦＥＴ３２のｎ＋型のソース領域２２に接続され、さらに、Ｕ－ＯＵＴ端子１４に接続される。
　ｐチャネルＭＯＳＦＥＴ３１のｐ＋型のドレイン領域１９とｎチャネルＭＯＳＦＥＴ３２のｎ＋型のドレイン領域２３は互いに接続され、これはＵ－ＧＡＴＥ端子１５に接続される。ＣＭＯＳ回路３３が形成されている浮遊電位領域３４は、ブートストラップ電源の高電位側に接続されている。ＶＤＤ端子１２はローサイド回路を駆動するＶＤＤ電源（制御電源）１６の高電位側端子であり、ＶＤＤ電源１６は数十Ｖの低電圧電源である。Ｕ－ＶＣＣ端子１３は、ハイサイド回路を駆動するブートストラップコンデンサＣ１の高電位側端子である。Ｕ－ＯＵＴ端子１４の中間電位は主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈと低電位側電位ＶＣＣ２Ｌとの間で変動する。以上ではＵ相について説明したがＶ相およびＷ相についても同様である。
　ハイサイド分離層５１とダイオード分離層５２は、図２に示すように部分的に接続しており、同時に形成される。ディープ領域４、フローティング領域５、アノード領域６、カソード領域７、ダイオード分離層５２、ハイサイド分離層５１の各々は、図２（ａ）に示すように、各々の平面形状が、浮遊電位領域３４を囲むようにして閉じた環状で形成されている。
　尚、図中の符号で、８，９，１０，２６，２７，２９，３０，５４は各層に接続する電極であり、２５，２８，５３はゲート電極である。また、２０と５７および２４と５６はコンタクトとなる領域である。また、アノード領域６は、図示しないｐ型の領域の上部にコンタクト層となるｐ＋型の領域が形成された構造をしており、カソード領域７は、図示しないｎ型の領域の上部にコンタクト層となるｎ＋型の領域が形成された構造をしている。図１および図３では、ｐ型の領域およびｎ型の領域は省略されている。
　また、フローティング領域５、ダイオード分離層５２およびハイサイド分離層５１は電位が固定されないフローティング領域である。また、ＦＥＴでは、ゲート絶縁膜が酸化膜からなるＭＯＳ型でも、ゲート絶縁膜が酸化シリコン膜や窒化シリコン膜、或いはこれらの積層膜などの絶縁膜からなるＭＩＳ型でもかまわない。
　図１～図３において、埋め込み層５０の上部には、選択的に空洞３が形成されている。空洞３は、少なくとも、ブートストラップダイオードＤｂの下方（底部）および高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７の間の下方（底部）および浮遊電位領域３４の下方（底部）に形成されている。この空洞３に接するようにフローティング領域５およびハイサイド分離層５１とダイオード分離層５２がそれぞれ形成されている。このハイサイド分離層５１とダイオード分離層５２は、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７のない部分では繋がった一つの領域をしており、共に同電位である。フローティング領域５、ハイサイド分離層５１およびダイオード分離層５２の各々は、エピタキシャル成長層２の表面からその深さ方向に向かって下部に到達するように形成されている。
　ここで、ブートストラップダイオードＤｂが形成された領域の下方を覆うようにエピタキシャル成長層２の下方に設けられた空洞３は、本発明の第１絶縁分離領域に対応する。また、ロジック回路（浮遊電位領域３４）の下方を覆うようにエピタキシャル成長層２の下部に設けられた空洞３は、本発明の第２絶縁分離領域に対応する。
　エピタキシャル成長層２のブートストラップダイオードＤｂが形成される領域は、ＣＭＯＳ回路（ロジック回路）３３が形成される浮遊電位領域３４と同じ厚さで、埋め込み層５０上に浮遊電位領域３４を囲むように島状に配置されている。ディープ領域４は、このエピタキシャル成長層２のブートストラップダイオードＤｂが形成される領域を囲むようにリング状に設けられ、浮遊電位領域３４から離れてエピタキシャル成長層２の表面から半導体基板１に到達するように形成されている。フローティング領域５は、ディープ領域４から離れて、ブートストラップダイオードＤｂが形成される部分のエピタキシャル成長層２を囲むようにリング状に設けられ、エピタキシャル成長層２の表面から空洞３に亘って貫通するように空洞３に到達している。
　エピタキシャル成長層２の表面にはＬＯＣＯＳが選択的に形成され、このＬＯＣＯＳのない活性部分には、ディープ領域４と接続するＧＮＤ電極８、アノード領域６と接続するアノード電極９、カソード領域７と接続するカソード電極１０などが形成されている。ＧＮＤ電極８にはＧＮＤ端子１１が接続され、アノード電極９にはＶＤＤ端子１２が接続され、カソード電極１０にはＵ－ＶＣＣ端子１３が接続される。
　高耐圧ｎチャネルＭＯＳＦＥＴ６２とレベルシフト抵抗ＲＬは、レベルシフト回路ＬＳＵを構成する。ドレインコンタクト領域５７の電位は高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンのときはグランド電位となり、オフのときはＵ－ＶＣＣ端子１３の電位になる。このＵ－ＶＣＣ端子１３の電位は主電源ＶＣＣ２の低電位側電位ＶＣＣ２Ｌ（＝グランド電位）から高電位側電位ＶＣＣ２Ｈの範囲で変動する。また、Ｕ－ＶＣＣ端子１３の電位はＵ－ＯＵＴ端子１４の電位にＶＤＤ電源１６の電圧(固定電圧）を加算した電位になる。
　図４は、本発明の第１の実施形態に係る高耐圧集積回路装置１００の他の例の要部平面図であり、図４（ａ）は、ゲート駆動回路（ＧＤＵ）とそれを囲む耐圧構造部の全体図、図４（ｂ）は、図４（ａ）に示す領域Ｆｂを拡大した拡大図である。図４に示す高耐圧集積回路装置１００は、本発明の第１の実施形態に係る高耐圧集積回路装置１００の変形例であるが、本発明の第１の実施形態に係る半導体装置と異なる点は以下の通りである。
　すなわち、図２と異なる点は、図２では、ハイサイド分離層５１の平面形状が浮遊電位領域３４を囲む環状に形成されていたが、図４では、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインを囲むように形成されている点である。
　このような形状であっても、同様の効果を得ることができる。また、図１６のように、フローティング領域５とダイオード分離層５２とを接続し、このフローティング領域５とダイオード分離層５２とに囲まれた領域にブートストラップダイオードＤｂを形成することもできる。
　図５は、図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ－Ｕ，ＧＤＵ－Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。図５では主回路を構成する上アーム出力素子Ｑ１（Ｕ相）と下アーム出力素子Ｑ４（Ｘ相）、それらと逆並列接続するダイオードＤ１，Ｄ４およびブートストラップコンデンサＣ１も示した。
　図５において、上アーム出力素子Ｑ１と下アーム出力素子Ｑ４の接続点は主回路の中間点端子ＯＵＴであり、高耐圧集積回路装置１００のＵ－ＯＵＴ端子１４に接続し、また図示しない負荷（モータなど）に接続する。Ｕ－ＯＵＴ端子１４（ＯＵＴ端子）は中間電位にあり、主回路電源である高圧電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈと低電位側電位ＶＣＣ２Ｌとの間で変動する。
　外付けの上アーム出力素子Ｑ１、下アーム出力素子Ｑ４として、それぞれ、ＩＧＢＴを用いた場合の例で説明する。このＩＧＢＴの代わりにＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＧＴＯサイリスタ（ゲートターンオフサイリスタ）、サイリスタ、ＳＩＴ（静電誘導型トランジスタ）、ＳＩ（静電誘導）サイリスタ等の他の出力素子を用いても構わない。
　上アーム出力素子Ｑ１には上アームダイオードＤ１（還流ダイオード）が、下アーム出力素子Ｑ４には下アームダイオードＤ４（還流ダイオード）が逆並列接続されている。
　図５に示すように、上アーム出力素子Ｑ１はフローティング状態（＝浮遊電位状態）の上アームドライバＧＤＵ－Ｕにより駆動される。つまり外付けの上アーム出力素子Ｑ１の制御電極にはＨＶゲートドライバＩＣの上アームドライバＧＤＵ－Ｕの出力端子Ｕ－ＧＡＴＥが接続される。
　一方、外付けの下アーム出力素子Ｑ４の制御電極にはＨＶゲートドライバＩＣの下アームドライバＧＤＵ－Ｘの出力端子Ｘ－ＧＡＴＥが接続される。上アームドライバＧＤＵ－Ｕは内部電源であるＵ－ＶＣＣ電源の高電位側端子（＝Ｕ－ＶＣＣ端子１３）と中間点端子ＯＵＴ（＝Ｕ－ＯＵＴ端子１４）間に接続され、所定の電源電圧（＝Ｕ－ＯＵＴ端子１４の電圧＋ＶＤＤ端子の電圧）が供給される。上アームドライバＧＤＵ－Ｕは浮遊電位領域３４にあるハイサイド回路であり、下アームドライバＧＤＵ－Ｘは低電位（グランド電位）に固定されたローサイド回路である。
　また、下アームドライバＧＤＵ－Ｘは低電圧電源であるＶＤＤ電源１６の高電位側端子であるＶＤＤ端子１２とグランド電位（＝接地電位）にあるＧＮＤ端子１１間に接続され、所定の電源電圧（＝ＶＤＤ電圧）が供給される。図１０、図１１に示すように、上アームドライバＧＤＵ－ＵにはＬＳＵ（＝レベルシフト回路）にある高耐圧ｎチャネルＭＯＳＦＥＴ６２を介して、制御回路部ＣＵから上アーム用制御信号が、下アームドライバＧＤＵ－Ｘには制御回路部ＣＵから直接下アーム用制御信号が入力される。
　図示していないが、上アームドライバＧＤＵ－Ｕは上アームＣＭＯＳインバータと上アーム・バッファアンプおよび上アーム・コントロールロジックから構成されている。一方、下アームドライバＧＤＵ－Ｘは下アームＣＭＯＳインバータと、下アーム・バッファアンプおよび下アーム・コントロールロジックとから構成されている。
　図５に示す構成において、上アーム出力素子Ｑ１および下アーム出力素子Ｑ４は、上アームドライバＧＤＵ－Ｕおよび下アームドライバＧＤＵ－Ｘにより駆動され、それぞれ交互にオン／オフを行う。
　したがって中間点端子（ＯＵＴ端子）の電位は上アーム出力素子Ｑ１および下アーム出力素子Ｑ４の交互のオン／オフに伴って、接地電位（＝ＧＮＤ電位＝ＶＣＣ２Ｌ）と主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈの間で上昇・下降を繰り返す。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４との交互のオン／オフの際のブートストラップ回路（ブートストラップダイオードＤｂとブートストラップコンデンサＣ１）の動作については、上述したように、ブートストラップコンデンサＣ１は、上アーム出力素子Ｑ１がオフの場合でかつ、中間点端子ＯＵＴの電位がグランド電位まで下げられた期間のみで充電するため、ローサイドスイッチ（下アーム出力素子Ｑ４）のオンタイム（あるいはハイサイドスイッチ（上アーム出力素子Ｑ１）のオフタイム）は、上アームドライバＧＤＵ－ＵによってブートストラップコンデンサＣ１から引き出される電荷が完全に補充されるのに十分な長さにしなければならない。
　図１から図３において、ブートストラップダイオードＤｂはｐｎダイオードであり、Ｄｂのカソード領域７とアノード領域６およびフローティング領域５は空洞３上のエピタキシャル成長層２に形成される。空洞３上の埋め込み層５０とエピタキシャル成長層２を合わせた半導体層の厚さは、例えば１４μｍである。空洞３の厚さを６μｍ以上すると、空洞３上のエピタキシャル成長層２の重さによって空洞３が潰れてしまう可能性があるため、空洞３の厚さは６μｍに以下とするとよい。
　また、定格電圧が１２００Ｖクラスの高耐圧レベルシフタを想定した場合、半導体基板１としては比抵抗率２５０～４００Ω・ｃｍ程度のものを用いる。空洞３の下に位置し、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域としても使用される埋め込み層５０は、エピ厚が２～１０μｍ程度のエピタキシャル成長層を半導体基板１上に形成するか、もしくは半導体基板１の表面から１１００～１２００℃の高温ドライブ処理により拡散深さＸｊが２～１０μｍ程度になるように作製する。
　以降に、ＳＯＮ構造の空洞３の形成方法を説明する。
　まず、上記の方法により埋め込み層５０を形成した支持基板である半導体基板１にマスク酸化膜（熱酸化）を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。
　つぎに、エッチング後はウェットエッチングでマスク酸化膜を除去し、１０００～１２００℃高温下の不活性ガス雰囲気（例えば水素ガス）でアニール処理を行う。
　このアニール後はトレンチホールパターンの上部が塞がり空洞３が形成される。
　ここで、電解エッチングなどでポーラスシリコンを形成し、高温下の不活性ガス雰囲気でアニール処理を行い、空洞３を形成してもよい。空洞３の形成後、エピタキシャル成長層２を形成する。エピタキシャル成長層２の不純物濃度は１×１０１４～１×１０１６／ｃｍ３程度である。
　図１、図３に示されているように、空洞３に接するフローティング領域５、ＧＮＤ端子１１に接続するディープ領域４および空洞３上にブートストラップダイオードＤｂのアノード領域６とカソード領域７をそれぞれ形成するために、リン、ボロンのイオン注入をそれぞれマスクを形成して行う。ドーズ量は次の通りである。ブートストラップダイオードＤｂのアノード領域６は１×１０１２～１×１０１４／ｃｍ２、ブートストラップダイオードＤｂのカソード領域７は１×１０１５／ｃｍ２、フローティング領域５は１×１０１２～５×１０１４／ｃｍ２、ディープ領域４は１×１０１２～５×１０１４／ｃｍ２程度である。
　フローティング領域５を空洞３にまで拡散させ、ディープ領域４を半導体基板１に達するように拡散させるため、イオン注入後に１１００～１２００℃程度で１０時間ほどアニール処理をする。このフローティング領域５によって、ＶＤＤ端子１２に接続されたブートストラップダイオードＤｂのアノード領域６からＧＮＤ端子１１に接続する半導体基板１への正孔によるリーク電流を抑えることができる。なお、フローティング領域５と同時処理でハイサイド分離層５１およびダイオード分離層５２も形成することができる。
　ここで、ブートストラップダイオードＤｂのアノード領域６とカソード領域７が空洞３にまで拡散してもかまわない。但し、ブートストラップダイオードＤｂのアノード領域６、フローティング領域５およびディープ領域４が接続しないように、互いに隙間を設ける。ブートストラップダイオードＤｂのアノード領域６とカソード領域７との間隔は１００μｍ程度に設定し、アノード領域６とフローティング領域５との間隔はＶＤＤ電源１６の電圧（例えば、１５Ｖ程度）でパンチスルーしない間隔とする。
　また、高耐圧ｎチャネルＭＯＳＦＥＴ６２は、ディープ領域４の表面に形成したソース領域５５、ディープ領域４上にゲート酸化膜３７を介して配置されたゲート電極５３ａ、ドレインコンタクト領域５７を備えている。また、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域は、フローティング領域５とディープ領域４との間のエピタキシャル成長層２、ハイサイド分離層５１とダイオード分離層５２に囲まれたエピタキシャル成長層２および埋め込み層５０で構成される。
　空洞３下の埋め込み層５０の実効的な深さが１μｍ以上になるように設定することで、埋め込み層５０をドレインドリフト領域とし、レベルシフトデバイスとして十分な信号伝達をハイサイドのＣＭＯＳ回路３３（ロジック回路）へ伝えることができる。
　図１には図示していないが、エピタキシャル成長層２の表面で拡散領域の間にはフィールド酸化膜であるＬＯＣＯＳが形成されている。また、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（ボロン・リンガラス）などのシリコン酸化膜である層間絶縁膜およびシリコン窒化膜であるパッシベーション膜を備える。
　ここで、空洞３の形成後にｎ－型のエピタキシャル成長層２ではなくｐ－型のエピタキシャル成長層を成長させ、その後、リン不純物を注入し、図１のＧＮＤｐ領域となるディープ領域４とフローティング領域５との間のエピタキシャル成長層２、フローティング領域５からカソード領域７までの間のエピタキシャル成長層２およびハイサイド分離層５１とダイオード分離層５２に囲まれたエピタキシャル成長層２を形成してもよい。不純物注入後、１１００～１２００℃で１０時間ほどアニール処理を行い、これらのｎ領域を空洞の深さまで拡散させる。このとき、これらのｎ領域の濃度は１×１０１４～１×１０１７／ｃｍ３程度である。この場合、図１のディープ領域４、フローティング領域５、ハイサイド分離層５１およびダイオード分離層５２はｐ－型のエピタキシャル成長層に置き換わる。
　以上説明したように、本発明の第１の実施形態に係る高耐圧集積回路装置１００によれば、フローティング領域５を設けることで、外付けのブートストラップコンデンサＣ１を充電する時に、半導体基板１へのホールによるリーク電流を抑えることができるため、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置１００を実現できる。また、ブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２を空洞３の上下方向に配置することで、ＨＶゲートドライバＩＣの小面積化が図れるほか、これらのデバイス間の相互影響がなく誤動作の少ないブートストラップ回路が構成できる。また、空洞３はブートストラップダイオードＤｂの島領域（帯状のリング領域）に部分的に形成すればよいので、ウェハ（ｐ－型の半導体基板１）の反りに与える影響は少ない。
　尚、上述した構成では絶縁分離領域はＳＯＮ構造の空洞３の場合を示したが、ＳＯＩ構造の絶縁膜の場合もある。この場合は、半導体基板１上の埋め込み層５０上に絶縁分離領域となる部分ＳＯＩ構造の絶縁膜を形成し、その上にエピタキシャル成長層２を形成するとよい。この場合は埋め込み層５０とエピタキシャル成長層２からなるｎ型の半導体層内に絶縁分離領域であるＳＯＩ構造の絶縁膜が形成される。
　空洞３を用いた部分ＳＯＮ半導体基板の代わりに酸化膜を用いた部分ＳＯＩ半導体基板を用いた場合、酸化膜の厚さは、１５００Ｖ程度の耐圧では１５μｍ(酸化膜の比誘電率を３．９で計算)程度必要となり、空洞３の場合に比べて酸化膜の場合は４倍程度厚くする必要があるため製造コストが増大する。しかし、絶縁効果はあるため、空洞３の代わりに酸化膜を用いてもよい。
　また、空洞３の形成は、トレンチホール形成工程（マスク酸化，パターニング，トレンチエッチング）、水素アニール工程、を加えるだけでよいので、酸化膜を用いたＳＯＩ基板を用いる場合より製造コストを抑えることができる。
　つぎに、上述の空洞３の厚さについて説明する。高耐圧集積回路装置１００ではブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２のそれぞれに逆バイアスを印加した際に埋め込み層５０が完全に空乏化しており、リサーフ（ＲＥＳＵＲＦ）効果を損なわないときの誘電体分離高耐圧集積回路装置の耐圧Ｖｂｒはポアソン式を変換して式（１）で表される。
　　Ｖｂｒ＝Ｅｃｒ×（ｄ／２＋Ｔｏｘ×εｓｉ／εｏｘ）・・・（１）
　ここでＥｃｒは臨界電界、ｄはｎ－型半導体層の厚さ、Ｔｏｘは誘電体層の厚さ、εｓｉはシリコンの比誘電率、εｏｘは誘電体の比誘電率である。
　誘電体層が空洞３の場合、εｏｘに対応する空洞３の誘電率εｃａｂｉｔｙは１となり、Ｅｃｒ＝３×１０５（Ｖ／ｃｍ），ｄ＝１０μｍ，εｓｉ＝１１．７で、Ｔｏｘに対応する空洞３の厚さＴｃａｂｉｔｙ＝４μｍを代入するとＶｂｒ＝１５５０Ｖとなる。この空洞３の厚さはＳＯＩ基板を用いるときの酸化膜の厚さの１／４程度になる。
　一般に高耐圧集積回路装置１００に搭載されるレベルシフタＬＳＵやブートストラップダイオードＤｂの耐圧は定格電圧が１２００Ｖの場合にはｎ－半導体層（エピタキシャル成長層２）の比抵抗バラツキ、空洞３の厚さバラツキ、さらに外付け部品のパワートランジスタＱ１，Ｑ４の実耐圧などを加味すると最低でも１５００Ｖ程度の耐圧が要求される。上記（１）式から、誘電体分離高耐圧集積回路装置の高耐圧化にはｎ－半導体層（エピタキシャル成長層２）、または誘電体層の厚膜化を行えばよいことがわかるが、誘電体層を空洞３とした場合、空洞３を厚くしてしまうと、空洞３上の半導体層の重さによって空洞３が潰れてしまう。よって空洞３の厚さは４～６μｍ程度が好適である。
　図６は、図１において、カソード領域７とドレインコンタクト領域５７に高電圧が印加されたときの空乏層９０と高耐圧ｎチャネルＭＯＳＦＥＴ６２およびブートストラップダイオードＤｂがオン状態になったときのキャリア（電子９１、正孔９２）の流れを示した図であり、図６（ａ）は空乏層の図、図６（ｂ）はキャリアの流れを示す図である。
　図６において、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオフ状態では、Ｕ－ＶＣＣ端子１３の電位はＵ－ＯＵＴ端子１４の電位にＶＤＤ端子１２の電位を加算した電位となる。
　図６（ａ）において、Ｕ－ＯＵＴ端子１４の電位が主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈになり、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオフのとき、ブートストラップダイオードＤｂのカソード領域７と高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７に高電圧が印加される。そうすると、ｐｎ接合８１，８２から広がる空乏層９０は埋め込み層５０内で接続し、空洞３に達する。また、ｐｎ接合８３から広がった空乏層９０も一部空洞に達する。この状態ではＵ相である上アーム出力素子Ｑ１のゲートにＧＤＵを介してオン信号が印加されてＱ１はオン状態になる。
　一方、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンすると、ソース領域５５から図示しない電子（図６（ｂ）に示す電子９１に相当する）がドレインコンタクト領域５７へ向かって流れて、ブートストラップコンデンサＣ１は放電する。そのため、ブートストラップコンデンサＣ１の電圧は低下する。ドレインコンタクト領域５７の電位はグランド電位になり、ｐｎ接合８１，８２から広がる空乏層９０の幅は狭くなる。しかし、ｐｎ接合８３から広がった空乏層９０はそのまま維持される。
　図６（ｂ）において、主回路のＸ相である下アーム出力素子Ｑ４がオンして、Ｕ－ＯＵＴ端子１４の電位がグランド電位になり、Ｕ－ＶＣＣ端子１３の電位がＶＤＤ端子１２の電位より低くなると、ブートストラップダイオードＤｂが順バイアスされる。このとき高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンしてＱ１はオフ状態にある。この順バイアスにより、アノード領域６からカソード領域７に向かって正孔９２が流れ、カソード領域７からアノード領域６に向かって電子９１が流れる。ドリフト領域であるエピタキシャル成長層２内では伝導度変調が起こり、低オン電圧の状態で電流Ｉが流れる。この電流ＩはブートストラップコンデンサＣ１を充電する電流Ｉ１と、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンしているので、ドレインコンタクト領域５７へ流れる電流Ｉ２に分かれる。電流Ｉ２はレベルシフト抵抗ＲＬを介して流れるので小さく、電流Ｉの殆どは電流Ｉ１として流れる。電流Ｉ１を大きくすることで、放電により電圧低下したブートストラップコンデンサＣ１を素早く充電することができる。フローティング領域５、空洞３、ダイオード分離層５２を設けることで、アノード領域６から注入された正孔９２は半導体基板１へ漏れ出ることが防止される。その結果、半導体基板１へのリーク電流を抑制することができる。
　高耐圧ｎチャネルＭＯＳＦＥＴ６２のドリフト領域である埋め込み層５０をブートストラップダイオードＤｂの形成領域３５の下に配置することで、高耐圧ｎチャネルＭＯＳＦＥＴ６２で占めていた面積の分をブートストラップダイオードＤｂに振り分けることが出来るため、ブートストラップダイオードＤｂの面積を大きくすることができる。その結果、ブートストラップダイオードＤｂに大きな電流Ｉ１を流すことができて、上述したように、ブートストラップコンデンサＣ１を素早くを充電することができる。このことによって、インバータ装置の高周波化を図ることができる。
　この第１の実施形態では、半導体基板１の埋め込み層５０内にＳＯＮ構造の空洞３を絶縁分離領域として形成し、空洞３の上部にあるエピタキシャル成長層２をブートストラップダイオードＤｂのドリフト領域とし、また、空洞３の下部にある埋め込み層５０をレベルシフトデバイスである高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域として使用する。
　ブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２のそれぞれを空洞３とｐ型の拡散層（ｐ型のフローティング領域５とｐ型のダイオード分離層５２）によって素子分離することで、ブートストラップコンデンサＣ１充電時の半導体基板１への正孔によるリーク電流を抑えることができる。
　また、高耐圧接合終端領域全域をブートストラップダイオードＤｂとして利用できるため、充電電流も最大限利用することができる。
　さらに、ブートストラップダイオードＤｂの下部に高耐圧ｎチャネルＭＯＳＦＥＴ６２を配置しているため、別領域に高耐圧ｎチャネルＭＯＳＦＥＴ６２を配置する必要がなく、チップ面積の増大を抑えることができる。
　（第２の実施形態）
　図７に示すように、本発明の第２の実施形態に係る高耐圧集積回路装置２００は、本発明の第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
　すなわち、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、ｐ型のハイサイド分離層５１およびｐ型のダイオード分離層５２がフローティング状態になっている。これに対し、本発明の第２の実施形態に係る高耐圧集積回路装置２００では、ｐ型のハイサイド分離層５１の上部にｐ＋型のコンタクト領域５１ａ、ｐ型のダイオード分離層５２の上部にｐ＋型のコンタクト領域５２ａがそれぞれ形成され、このコンタクト領域５１ａおよび５２ａにＵ－ＯＵＴ端子１４が接続されている。このような構成とすることにより、Ｕ－ＯＵＴ端子１４に負電圧サージが印加された際のＣＭＯＳ回路３３の誤動作を抑制することができる。
　　ここで、上アーム出力素子Ｑ１がオンからオフに転じた際に負荷の誘導起電力により負電圧サージが発生する。それによって、Ｕ－ＯＵＴ端子１４に負電圧サージが印加される。そうすると、図１に示すように、ブートストラップダイオードＤｂのアノード領域６からｐ型のハイサイド分離層５１およびｐ型のダイオード分離層５２を通してハイサイド駆動回路(ＣＭＯＳ回路３３)へ正孔９２が注入されて、ＣＭＯＳ回路３３が誤動作する場合がある。
　この現象を防止するために、ｐ型のハイサイド分離層５１の上部にｐ＋型のコンタクト領域５１ａ、ｐ型のダイオード分離層５２の上部にｐ＋型のコンタクト領域５２ａを設ける。これらのコンタクト領域５１ａ，５２ａをＵ－ＯＵＴ端子１４に接続することで、図７に示すように、ｐ型のハイサイド分離層５１とｐ型のダイオード分離層５２に入り込んだ正孔９２をグランド電位より低い電位にあるＵ－ＯＵＴ端子１４から引抜くことができる。
　その結果、負電圧サージ耐量の高いＨＶゲートドライバＩＣを有する高耐圧集積回路装置２００を実現することが出来る。勿論、第１の実施形態で説明した効果は同じように得られる。尚、ハイサイド分離層５１およびダイオード分離層５２の上部の不純物濃度が十分高く、外部配線とオーミック接触する状態にある場合には、ハイサイド分離層５１およびダイオード分離層５２の各々の上部の不純物濃度が高い領域がコンタクト領域５１ａ，５２ａとなる。
　また、上述した第１の実施形態に係る高耐圧集積回路装置１００では、図１に示すように、ｐ型のディープ領域４の上部にｐ型のベース領域４ａが形成されている。これに対し、本発明の第２の実施形態に係る高耐圧集積回路装置２００では、図７に示すように、ｐ型のベース領域４ａは形成されておらず、ディープ領域４の上部にｎ＋型のソース領域５５が形成されている。このようにｐ型のベース領域４ａを形成しない場合もある。しかし、ベース領域４ａとディープ領域４を別々に形成する場合の方が、高耐圧ｎチャネルＭＯＳＦＥＴ６２のバックゲートの不純物濃度を制御しやすい。
　（第３の実施形態）
　図８に示すように、本発明の第３の実施形態に係る高耐圧集積回路装置３００は、上述した第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
　すなわち、図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、ハイサイド分離層５１とダイオード分離層５２との間のエピタキシャル成長層２に高耐圧ｎチャネルＭＯＳＦＥＴ６２のｎ＋型のドレインコンタクト領域５７が設けられ、ハイサイド分離層５１および浮遊電位領域３４の下に空洞３が配置された構成になっている。
　これに対し、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、図８に示すように、ハイサイド分離層５１およびダイオード分離層５２が設けられておらず、第１の実施形態の高耐圧ｎチャネルＭＯＳＦＥＴ６２に対して高耐圧ｎチャネルＭＯＳＦＥＴ６３の構成が異なっている。そして、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、浮遊電位領域３４下の空洞３も設けられていない。
　また、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、ドレインコンタクト領域５７と、ブートストラップダイオードＤｂのカソード領域７およびｐチャネルＭＯＳＦＥＴ３１のｎ＋型のコンタクト領域２０との間のそれぞれの距離Ｌを十分広げた構成になっている。距離Ｌを十分広げることで、Ｕ－ＯＵＴ端子１４に負サージが印加されたときに、ブートストラップダイオードＤｂのアノード領域６から注入された正孔９２は、カソード領域７とドレインコンタクト領域５７から引き抜かれ、浮遊電位領域３４への正孔９２の注入は抑制される。この構造は第１の実施形態に比べて単純な構造であり、占有面積は大きくなるが、構造が単純化されるので良品率の向上を図ることができる。また、レベルシフトの誤動作を抑制するためには、ドレインコンタクト領域５７とｎ＋型のコンタクト領域２０との間の寄生抵抗ＲＲ１の抵抗値をレベルシフト抵抗ＲＬの抵抗値よりも大きくする必要がある。
　ドレインコンタクト領域５７とｎ＋型のコンタクト領域２０との間隔は、上述の抵抗条件を考慮すると、１００μｍ以上が望ましい。また、ドレインコンタクト領域５７とコンタクト領域２０との間隔を短くするために、エピタキシャル成長層２の上部にｐ型拡散層を配置して、寄生抵抗ＲＲ１の抵抗値を高くしても良い。
　図８において、アノード領域６から注入された正孔９２がカソード領域７およびドレインコンタクト領域５７に入り込み、ハイサイド側のコンタクト領域２０やｐ＋型のソース領域１８に入り込まないように、アノード領域６から注入された正孔９２の拡散長より距離Ｌを大きくする。このように、距離Ｌが正孔９２の拡散長より長くすることで、コンタクト領域２０や＋型のソース領域１８に到達する前に点線で示す正孔９２は再結合により消滅する。正孔９２の拡散長は数１０μｍ程度である。
　（第４の実施形態）
　図９に示すように、本発明の第４の実施形態に係る高耐圧集積回路装置４００は、上述した第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
　すなわち、図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７と浮遊電位領域３４との間にハイサイド分離層５１が設けられ、ハイサイド分離層５１および浮遊電位領域３４の下に空洞３が配置された構成になっている。
　これに対し、本発明の第４の実施形態に係る高耐圧集積回路装置４００では、図９に示すように、ハイサイド分離層５１が設けられておらず、浮遊電位領域３４下の空洞３も設けられていない。
　また、本発明の第４の実施形態に係る高耐圧集積回路装置４００では、ドレインコンタクト領域５７と、コンタクト領域２０との間の距離Ｌを十分広げた構成になっている。このように、距離Ｌを十分広げることで、レベルシフトの誤動作を抑制することができる。第３の実施形態と同様に、ドレインコンタクト領域５７とコンタクト領域２０との間の寄生抵抗ＲＲ１の抵抗値をレベルシフト抵抗ＲＬの抵抗値よりも大きくする必要がある。
　ドレインコンタクト領域５７とコンタクト領域２０との間隔は、上述の抵抗条件を考慮すると、１００μｍ以上が望ましい。また、ドレインコンタクト領域５７とコンタクト領域２０との間隔を短くするために、エピタキシャル成長層２の上部にｐ型拡散層を配置して、寄生抵抗ＲＲ１の抵抗値を高くしても良い。
　以上、本発明者によってなされた発明を、上述の実施形態に基づき具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
　なお、本発明の第１乃至第４の実施形態に係る半導体装置では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いた半導体装置に適用することができる。
　以上のように、本発明に係る半導体装置は、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができ、同一基板に高耐圧ＭＯＳＦＥＴおよびブートストラップダイオードを有する半導体装置に有用である。
　　　１　　半導体基板
　　　２　　エピタキシャル成長層（半導体層）
　　　３　　空洞（第１絶縁分離領域，第２絶縁分離領域）
　　　４　　ディープ領域（第１分離領域）
　　　５　　フローティング領域（第２分離領域）
　　　６　　アノード領域
　　　７　　カソード領域
　　　８　　ＧＮＤ電極
　　　９　　アノード電極
　　１０　　カソード電極
　　１１　　ＧＮＤ端子
　　１２　　ＶＤＤ端子
　　１３　　Ｕ－ＶＣＣ端子
　　１４　　Ｕ－ＯＵＴ端子
　　１５　　Ｕ－ＧＡＴＥ端子
　　１６　　ＶＤＤ電源
　　１８　　ソース領域
　　１９　　ドレイン領域
　　２０　　コンタクト領域
　　２１　　オフセット領域
　　２２　　ソース領域
　　２３　　ドレイン領域
　　２４，５６　　コンタクト領域
　　２５，２８，５３ａ　　ゲート電極
　　２６，２９　　ソース電極
　　２７，３０，５４ａ　　ドレイン電極
　　３１　　ｐチャネルＭＯＳＦＥＴ
　　３２　　ｎチャネルＭＯＳＦＥＴ
　　３３　　ＣＭＯＳ回路
　　３４　　浮遊電位領域
　　３５　　形成領域
　　５０　　埋め込み層
　　５１　　ハイサイド分離層（第４分離領域）
　　５１ａ，５２ａ　　コンタクト領域
　　５２　　ダイオード分離層（第３分離領域）
　　５３　　ゲート端子
　　５４　　ドレイン端子
　　５５　　ソース領域
　　５６　　コンタクト領域
　　５７　　ドレインコンタクト領域
　　６２、６３　　高耐圧ｎチャネルＭＯＳＦＥＴ
　　８１，８２，８３　　ｐｎ接合
　　９０　　空乏層
　　９１　　電子
　　９２　　正孔
　１００，２００，３００，４００　　高耐圧集積回路装置
　　Ｄｂ　　ブートストラップダイオード
　　Ｃ１　　ブートストラップコンデンサ
　　ＲＬ　　レベルシフト抵抗
　　Ｑ１～Ｑ３　　上アーム出力素子
　　Ｑ４～Ｑ６　　下アーム出力素子
　　ＶＣＣ２　　主電源
　　ＶＣＣ２Ｈ　高電位側電位
　　ＶＣＣ２Ｌ　低電位側電位
　　　Ｌ　　距離
　　ＧＤＵ　　ゲート駆動回路

Claims (20)

  1. 　ｐ型の半導体基板と、
    　前記半導体基板上に形成されるｎ型の埋め込み層と、
    　前記埋め込み層上に形成されるｎ型の半導体層と、
    　前記半導体層の一部に設けられた浮遊電位領域と、
    　前記浮遊電位領域が設けられた部分の前記半導体層を囲み前記半導体基板と接し、前記浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、
    　前記浮遊電位領域と前記第１分離領域との間の前記半導体層の下部に設けられた第１絶縁分離領域と、
    　前記第１絶縁分離領域上に形成されるダイオードと、
    　前記第１分離領域から離れて前記ダイオードが配置された領域をリング状に囲み前記半導体層の表面から前記半導体層の下部に達するｐ型の第２分離領域と、
    　前記第１分離領域の上部に形成されるｎ型のソース領域と、
    　前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に形成される、前記ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、
    　を備えることを特徴とする半導体装置。
  2. 　ｐ型の半導体基板と、
    　前記半導体基板上に形成されるｎ型の埋め込み層と、
    　前記埋め込み層上に形成されるｎ型の半導体層と、
    　前記半導体層の一部に設けられた浮遊電位領域と、
    　前記浮遊電位領域が設けられた部分の前記半導体層を囲み前記半導体基板と接し、前記浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、
    　前記浮遊電位領域と前記第１分離領域との間の前記半導体層の下部に設けられた第１絶縁分離領域と、
    　前記第１絶縁分離領域上に形成されるダイオードと、
    　前記第１分離領域から離れて前記ダイオードが配置された領域をリング状に囲み前記半導体層の表面から前記半導体層の下部に達するｐ型の第２分離領域と、
    　前記第１分離領域と前記第２分離領域との間の前記半導体層の上部に形成されるｐ型のベース領域と、
    　前記ベース領域の上部に形成されるｎ型のソース領域と、
    　前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に形成される、前記ベース領域および前記ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、
    　を備えることを特徴とする半導体装置。
  3. 　前記ダイオードは、
    　前記第２分離領域から離れて前記第１絶縁分離領域上の前記半導体層の上部に形成されるｐ型のアノード領域と、
    　前記アノード領域と前記浮遊電位領域との間で前記アノード領域および前記浮遊電位領域から離れて前記第１絶縁分離領域上の前記半導体層の上部に形成されるｎ型の前記カソード領域と、
    　を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記トランジスタは、前記ソース領域と前記半導体層に挟まれた前記第１分離領域上にゲート絶縁膜を介して形成されるゲート電極を更に備えることを特徴とする請求項３に記載の半導体装置。
  5. 　前記浮遊電位領域にロジック回路が集積化されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記カソード領域と前記ドレインコンタクト領域との間で前記半導体層の上面から前記第１絶縁分離領域に達するｐ型の第３分離領域を更に備えることを特徴とする請求項４に記載の半導体装置。
  7. 　前記ロジック回路の下方を覆うように前記半導体層の下部に設けられた第２絶縁分離領域と、前記ドレインコンタクト領域と前記浮遊電位領域との間で前記半導体層の表面から前記第２絶縁分離領域に達するｐ型の第４分離領域と、を更に備えることを特徴とする請求項５に記載の半導体装置。
  8. 　前記第３分離領域が前記ロジック回路の電源の低電位側と電気的に接続されたことを特徴とする請求項５に記載の半導体装置。
  9. 　前記第４分離領域が前記ロジック回路の電源の低電位側と電気的に接続されたことを特徴とする請求項７に記載の半導体装置。
  10. 　前記第２分離領域、前記第３分離領域、前記第４分離領域、前記アノード領域および前記カソード領域は、平面形状が閉じた環状であることを特徴とする請求項７に記載の半導体装置。
  11. 　前記ドレインコンタクト領域と前記浮遊電位領域との距離が、前記アノード領域から注入される正孔の拡散長さより長いことを特徴とする請求項１または２に記載の半導体装置。
  12. 　前記第１絶縁分離領域が、空洞であることを特徴とする請求項１または２に記載の半導体装置。
  13. 　前記第２絶縁分離領域が、空洞であることを特徴とする請求項７に記載の半導体装置。
  14. 　前記カソード領域と前記浮遊電位領域とを接続する導電路を備えることを特徴とする請求項１または２に記載の半導体装置。
  15. 　前記埋め込み層は、前記半導体基板の上部に形成された拡散層からなり、前記半導体層は、前記埋め込み層上に形成されたエピタキシャル成長層からなることを特徴とする請求項１または２に記載の半導体装置。
  16. 　前記埋め込み層は、前記半導体基板上に形成された第１エピタキシャル成長層からなり、前記半導体層は、前記第１エピタキシャル成長層上に形成された第２エピタキシャル成長層からなることを特徴とする請求項１または２に記載の半導体装置。
  17. 　ｐ型の半導体基板と、
    　前記半導体基板上に形成されるｎ型の埋め込み層と、
    　前記埋め込み層の上に設けられた、ロジック回路が形成される浮遊電位領域と、
    　前記浮遊電位領域と同じ厚さで、前記埋め込み層の上に、前記浮遊電位領域を囲むように島状に配置されたｎ型の半導体層と、
    　前記半導体層を囲むようにリング状に設けられ、前記浮遊電位領域から離れて、前記半導体層の上面から前記半導体基板に達するｐ型の第１分離領域と、
    　前記浮遊電位領域と前記第１分離領域との間の前記埋め込み層に設けられた第１絶縁分離領域と、
    　前記第１絶縁分離領域上に形成されるダイオードと、
    　前記第１分離領域から離れて、前記ダイオードが配置される部分の前記半導体層を囲むようにリング状に設けられ、前記半導体層を貫通するｐ型の第２分離領域と、
    　前記第１分離領域の上部に設けられた、トランジスタのｎ型のソース領域と、
    　前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に設けられた、前記トランジスタのｎ型のドレインコンタクト領域と、
    　を備えることを特徴とする半導体装置。
  18. 　ｐ型の半導体基板と、
    　前記半導体基板上に形成されるｎ型の埋め込み層と、
    　前記埋め込み層の上に設けられた、ロジック回路が形成される浮遊電位領域と、
    　前記浮遊電位領域と同じ厚さで、前記埋め込み層の上に、前記浮遊電位領域を囲むように島状に配置されたｎ型の半導体層と、
    　前記半導体層を囲むようにリング状に設けられ、前記浮遊電位領域から離れて、前記半導体層の上面から前記半導体基板に達するｐ型の第１分離領域と、
    　前記浮遊電位領域と前記第１分離領域との間の前記埋め込み層に設けられた第１絶縁分離領域と、
    　前記第１絶縁分離領域上に形成されるダイオードと、
    　前記第１分離領域から離れて、前記ダイオードが配置される部分の前記半導体層を囲むようにリング状に設けられ、前記半導体層を貫通するｐ型の第２分離領域と、
    　前記第１分離領域と前記第２分離領域との間の前記半導体層の上部に形成される、トランジスタのｐ型のベース領域と、
    　前記ベース領域の上部に形成される、前記トランジスタのｎ型のソース領域と、
    　前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に設けられた、前記トランジスタのｎ型のドレインコンタクト領域と、
    　を備えることを特徴とする半導体装置。
  19. 　前記ダイオードは、
    　前記第１絶縁分離領域上の前記半導体層に形成されたｐ型のアノード領域と、
    　アノード領域と前記浮遊電位領域との間の前記半導体層に形成されるｎ型の前記カソード領域と、
    を備えることを特徴とする請求項１７または１８に記載の半導体装置。
  20. 　前記トランジスタは、前記ソース領域と前記半導体層に挟まれた前記第１分離領域の上部の一部をベース領域として、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極、を更に備えることを特徴とする請求項１７に記載の半導体装置。
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