CN115274849A - Ldmos器件 - Google Patents
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Abstract
本发明公开了一种LDMOS器件，包括：外延层，所述外延层内形成有漂移区和体区，所述漂移区内形成有漏区，所述体区内形成有源区、体区接触区和沟道区；栅极，设置在所述沟道区的上方；法拉第屏蔽场板，设置在所述漂移区的上方，且至少所述法拉第屏蔽场板的局部分布在所述栅极靠近漏区的一侧；第一金属层和第二金属层，所述第一金属层和第二金属层设置在所述外延层上方，所述衬底、体区接触区、法拉第屏蔽场板还分别与所述第一金属层直接连接，所述漏区经第四电连接结构与所述第二金属层连接。本发明实施例提供的LDMOS器件，将器件的输入电容降低了35％，工作频率提升了40％，得益于法拉第屏蔽场板效果的增强，在相同的击穿电压下，器件的导通电阻降低了5％。
Description
技术领域
本发明特别涉及一种LDMOS器件，属于半导体技术领域。
背景技术
传统的LDMOS器件结构如图1所示，10是衬底，11是外延层，12是栅极，13是源区，14是漏区，15是漂移区，16是体区，17是体区接触区，18是法拉第屏蔽场板，19_0是源极接触孔，19_1是法拉第屏蔽接触孔，19_2是漏区接触孔，110是第一金属层，120是第二金属层，111是连接第一金属层和衬底的通孔，其中，源区13、漂移区15和漏区14的导电类型相同，栅极下方的沟道区域的导电类型和体区16相同和源区13相反，漏区延伸区域及漂移区提高了LDMOS的击穿电压，从而提高器件的输出功率；法拉第屏蔽场板18是传统的LDMOS器件的关键结构，其作用之一是屏蔽漏极与栅极之间的耦合，降低米勒电容；作用之二是调节漂移区的电场分布，优化漂移区的峰值电场，提高击穿电压和导通电阻的品质因数；为了增强法拉第屏蔽场板对漂移区电场的调节作用，法拉第屏蔽场板和漂移区之间的距离要小，从而导致法拉第屏蔽场板和栅极的距离也很小，从而导致法拉第屏蔽场板和栅极之间的寄生电容很大，影响器件的截止频率，阻碍器件的高频应用。
传统的LDMOS器件的俯视结构如图2所示，由于法拉第屏蔽场板和栅极之间的距离很近且电容很大，通常采用图2所示的桥18_0连接法拉第屏蔽场板18和接触孔19_1，桥18_0和拉第屏蔽场板18的材料相同都是钨，采用桥的连接方式能够减少寄生电容，但法拉第屏蔽场板的接地电阻受限于桥的电阻，导致电阻很大，且当法拉第屏蔽场板的接地电阻大时，则又会降低屏蔽作用和对漂移区电场的调节效果。尽管传统LDMOS器件中的法拉第屏蔽场板会增加器件的输出电容，对于某些应用，可能不需要法拉第屏蔽调节漂移区电场，并可以通过缩短漂移区端法拉第屏蔽场板的长度来减少输出电容，但仍然避免不了栅极和法拉第屏蔽场板之间的耦合电容。
发明内容
本发明的主要目的在于提供一种LDMOS器件，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种LDMOS器件，包括：
外延层，设置在衬底上，所述外延层内形成有漂移区和体区，所述漂移区内形成有漏区，所述体区内形成有源区、体区接触区和沟道区；
栅极，设置在所述沟道区的上方；
法拉第屏蔽场板，设置在所述漂移区的上方，且至少所述法拉第屏蔽场板的局部分布在所述栅极靠近漏区的一侧；
第一金属层和第二金属层，所述第一金属层和第二金属层沿器件的纵向方向设置在所述外延层上方，且所述衬底、体区接触区、法拉第屏蔽场板还分别经第一电连接结构、第二电连接结构、第三电连接结构与所述第一金属层连接，所述漏区经第四电连接结构与所述第二金属层连接。
与现有技术相比，本发明实施例提供的LDMOS器件的法拉第屏蔽场板结构，在保持漂移区上法拉第屏蔽场板结构不变基础上，减少了法拉第屏蔽场板和栅极之间的耦合电容，同时减少了法拉第屏蔽场板的接地电阻，增强了法拉第屏蔽场板的屏蔽效果和对电场的优化作用；以及，本发明实施例提供的LDMOS器件，结构工艺简单，且容易实现；本发明实施例提供的LDMOS器件结构，得益于法拉第屏蔽场板效果的增强，将器件的输入电容降低了35％，工作频率提升了40％，在相同的击穿电压下，器件的导通电阻降低了5％。
附图说明
图1是本案发明人提供的一种传统LDMOS器件的剖面结构示意图；
图2是本案发明人提供的一种传统LDMOS器件的俯视结构示意图；
图3是本发明一典型实施案例中提供的一种LDMOS器件的剖面结构示意图；
图4是本发明一典型实施案例中提供的一种LDMOS器件的俯视结构示意图；
图5是本发明一典型实施案例中提供的又一种LDMOS器件的俯视结构示意图；
图6是本发明一典型实施案例中提供的又一种LDMOS器件的剖面结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
法拉第屏蔽场板(如下可简称为场板)是传统LDMOS器件的关键结构，其作用之一是屏蔽漏极和栅极之间的耦合电容，作用之二是优化漂移区的电场分布，提高击穿电压和导通电阻的品质因数，这两个作用的效果取决于法拉第屏蔽场板的接地电阻，接地电阻越小，法拉第屏蔽作用越好。
传统的法拉第屏蔽场板结构具有明显的缺点，首先，法拉第屏蔽场板和栅极的距离很近，导致栅极和法拉第屏蔽场板的寄生电容很大，影响器件的截止频率，阻碍器件的高频应用；其次，为了降低法拉第屏蔽场板和栅极的寄生电容，将法拉第屏蔽场板通过桥和接触通孔互连，受到桥电阻的限制，法拉第屏蔽场板的接地电阻大，降低了其屏蔽作用和对漂移区电场的优化作用；最后，对于不需要优化漂移区电场的应用，即使能够缩短漂移区上的法拉第屏蔽场板长度减少输出电容，也无法消除和栅极之间的寄生电容。
本发明实施例提供了一种LDMOS器件，包括：
外延层，设置在衬底上，所述外延层内形成有漂移区和体区，所述漂移区内形成有漏区，所述体区内形成有源区、体区接触区和沟道区；
栅极，设置在所述沟道区的上方；
法拉第屏蔽场板，设置在所述漂移区的上方，且至少所述法拉第屏蔽场板的局部分布在所述栅极靠近漏区的一侧；
第一金属层和第二金属层，所述第一金属层和第二金属层沿器件的纵向方向设置在所述外延层上方，且所述衬底、体区接触区、法拉第屏蔽场板还分别经第一电连接结构、第二电连接结构、第三电连接结构与所述第一金属层连接，所述漏区经第四电连接结构与所述第二金属层连接。
进一步的，所述法拉第屏蔽场板整体设置在所述栅极靠近漏区的一侧。
进一步的，所述法拉第屏蔽场板整体为无侧墙结构的二维平面层状结构。
进一步的，所述法拉第屏蔽场板整体水平设置。
进一步的，在器件的横向方向上，所述法拉第屏蔽场板与栅极之间具有间隙。
进一步的，在器件的横向方向上，所述法拉第屏蔽场板与栅极之间的距离为10nm～2um，而在器件的纵向方向上，所述法拉第屏蔽场板与漂移区之间的距离为10nm～2um。
进一步的，所述第三电连接结构包括至少一个导电通孔，所述法拉第屏蔽场板经所述导电通孔直接与所述第一金属层连接。
进一步的，所述第三电连接结构包括多组导电通孔，每一组导电通孔沿指定方向间隔排列分布，且至少两组导电通孔中的多个导电通孔依次交错设置。
进一步的，在器件的横向方向上，所述第一金属层跨过栅极并延伸设置于所述法拉第屏蔽场板的上方。
进一步的，所述第三电连接结构设置在所述栅极靠近漏区的一侧。
进一步的，所述第一电连接结构的一端沿器件的纵向方向穿过所述外延层、衬底并与衬底背对外延层的一侧表面连接。
进一步的，所述体区与漂移区于器件的横向方向上相邻接，所述体区与漂移区的表面与外延层的表面齐平，所述体区接触区、源区的表面与体区的表面齐平，所述漏区的表面与漂移区的表面齐平。
进一步的，所述外延层上还设置有介质层，所述栅极和法拉第屏蔽场板设置在所述介质层内，所述第一金属层和第二金属层设置在所述介质层上。
如下将结合附图对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中的LDMOS器件的制作工艺和材质均可以采用本领域技术人员已知的。
实施例1
请参阅图3，一种LDMOS器件，包括沿器件的纵向方向依次叠设的衬底30、外延层31、介质层，以及，第一金属层310、第二金属层320、栅极32和法拉第屏蔽场板38，所述第一金属层310和第二金属层320设置在介质层上，所述栅极32和法拉第屏蔽场板38设置在介质层内；
其中，所述外延层31内形成有漂移区35和体区36，所述漂移区35内形成有漏区34，所述体区36内形成有源区33、体区接触区37和沟道区；所述栅极32对应设置在所述沟道区的上方，且所述栅极32与沟道区在器件的纵向方向上具有间隙；所述法拉第屏蔽场板38设置在所述漂移区35的上方，且至少所述法拉第屏蔽场板38的局部分布在所述栅极32靠近漏区34的一侧；所述衬底30、体区接触区37、法拉第屏蔽场板38还分别经第一电连接结构311、第二电连接结构39_0、第三电连接结构39_1与所述第一金属层310连接，所述漏区34经第四电连接结构39_2与所述第二金属层320连接。
在一些具体实施方式中，所述法拉第屏蔽场板38整体设置在所述栅极32靠近漏区34的一侧，且在器件的横向方向上，所述法拉第屏蔽场板38与栅极32之间具有间隙，在器件的纵向方向上，所述法拉第屏蔽场板38与漂移区之间具有间隙。
具体的，在器件的横向方向上，所述法拉第屏蔽场板38与栅极32之间的距离为10nm～2um，而在器件的纵向方向上，所述法拉第屏蔽场板38与漂移区35之间的距离为10nm～2um。
具体的，所述法拉第屏蔽场板38可以是法拉第屏蔽层，即法拉第屏蔽场板38可以是二维平面层状结构，所述第三电连接结构39_1包括至少一个导电通孔，所述法拉第屏蔽场板38经所述导电通孔直接与所述第一金属层连接.
具体的，在器件的横向方向上，所述第一金属层310跨过栅极32并延伸设置于所述法拉第屏蔽场板38的上方，所述第三电连接结构39_1也整体位于栅极32靠近漏区34的一侧。
本发明实施例中的法拉第屏蔽场板是水平设置的二维平面层状结构，且没有侧墙结构，而法拉第屏蔽场板侧墙结构、跨过栅极的部分是输入电容的主要组成部分，是影响工作频率的主要部分。本发明实施例的法拉第屏蔽场板避免了侧墙结构和栅极之间、跨过栅极的部分场板和栅极之间的耦合，并且，本发明实施例中水平的场板结构，通过垂直方向的通孔和上方的第一层金属之间接触，垂直的通孔一方面起连接作用，另外一方面还具有阻挡漏极和栅极之间耦合的作用。
请参阅图4和图5，在一些具体的实施方式中，所述第三电连接结构39_1包括多组导电通孔，每一组导电通孔沿指定方向间隔排列分布，且至少两组导电通孔中的多个导电通孔依次交错设置，其中，所述导电通孔可以是长条状槽型结构。
具体的，所述第一电连接结构311和第二电连接结构39_0也可以是一个或多个导电通孔，其形状也可以是长条状的槽型结构，其中，所述第一电连接结构311的一端沿器件的纵向方向穿过所述外延层31、衬底30并与衬底30背对外延层的一侧表面连接。
具体的，所述体区36与漂移区35于器件的横向方向上相邻接，所述体区36与漂移区35的表面与外延层31的表面齐平，所述体区接触区37、源区33的表面与体区36的表面齐平，所述漏区34的表面与漂移区35的表面齐平，所述源区33、漂移区35和漏区34的导电类型相同，栅极32下方的沟道区的导电类型和体区36相同和源区33相反。
具体的，请再次参阅图4，图示中的第三电连接结构39_1包括两排的导电通孔(或称之为接触通孔，下同)，阻挡了侧面漏极的电场线，而第一金属层则阻挡了来自上方的电场线，形成一个包围栅极的笼型结构，从而避免了漏极和栅极的耦合，增强了法拉第屏蔽场板的屏蔽作用，通过大量的导电通孔和第一金属层接触，避免了传统方案的桥连接方式的大电阻，降低了法拉第屏蔽场板的接地电阻，图4中示出的两排交错分布的导电通孔是本发明提供的一种实施例，当然还可以是多排交错的导电通孔；同样的，本发明中的器件还可以采用多层的法拉第屏蔽场板结构，图中仅示出了采用一层场板的实施例。
请参阅图5，图5是本发明实施例中有一种器件的俯视结构图，第三电连接结构39_3采用槽型结构的导电通孔连接法拉第屏蔽场板和第一金属层，槽型的导电通孔一方面能够保证第一金属层和法拉第屏蔽场板的连接，更重要的是，槽型结构的导电通孔还增强了屏蔽作用，能够更好的屏蔽漏极和栅极之间的耦合，提升器件的射频性能。
本发明实施例提供的LDMOS器件，法拉第屏蔽场板不跨越栅极，从而减少了和栅极之间的耦合，更重要的是，法拉第屏蔽场板能够作为导电通孔(第三电连接结构)刻蚀的阻挡层，并与导电通孔(可以是金属通孔)形成屏蔽墙，屏蔽漏极和栅极的耦合，因此，法拉第屏蔽场板的宽度能够做到小至满足导电通孔的设计规则，进而减少漏区和法拉第屏蔽的耦合，减少Cds，提升器件射频性能。
在一些较为具体的实施方案中，一种LDMOS器件的制作工艺具体包括：
在衬底上制作外延层以及栅极的步骤，以及在外延层中制作源区/漏区/漂移区/体区/体区接触区的步骤，以及，还包括：
1)先在外延层表面淀积一层场板氧化层，所述场板氧化层的厚度介于0.08um和0.15um之间，之后再在场板氧化层上淀积形成一层法拉第屏蔽场板层，所述法拉第屏蔽场板层的厚度介于10nm～0.2um之间；
2)采用刻蚀等方式对第一层法拉第屏蔽场板层进行加工以形成法拉第屏蔽场板的结构，如果只作为导电通孔的阻挡层，则最终形成的法拉第屏蔽场板可以很窄；
3)制作介质层，所述介质层的厚度介于0.2um～2um之间；
4)采用刻蚀等方式在介质层内加工形成沿厚度方向贯穿介质层的通孔并以并钨等导电材料填充通孔；
5)在所述介质层上制作形成第一金属层、第二金属层，所述第一金属层、第二金属层的厚度介于0.2um～2um之间。
实施例2
请参阅图6，本实施例中的一种LDMOS器件的结构与实施例1基本一致，不同之处在于：相比实施例1中的LDMOS器件，本实施例增加了场板38_1，即本实施例中的法拉第屏蔽场板为双层场板结构；两层场板叠层设置且直接连接。
在工艺实现上，只需要在第一层场板形成以后，再依次制作一层场板氧化层和一层法拉第屏蔽场板层，所述的制作工艺具体还包括：
2.1)在第一层法拉第屏蔽场板层上淀积第二层场板氧化层，第二层场板氧化层的厚度介于0.1um～0.5um之间；
2.2)在第二层场板氧化层内刻蚀形成通孔，通孔的宽度介于0.05um～0.1um之间；
2.3)在第二层场板氧化层上淀积第二层法拉第屏蔽场板层，第二层法拉第屏蔽场板层的厚度介于10nm～0.2um之间；
2.4)对第二层法拉第屏蔽场板层进行刻蚀，以形成第二法拉第屏蔽场板的结构；
如果还有更多层的场板，重复步骤2.1)-2.4)。
对比例1
对比例1中的一种射频LDMOS器件为CN105374879A中公开的射频LDMOS器件，所述射频LDMOS器件中的法拉第屏蔽环呈Z字型，覆盖在多晶硅栅极上方的金属硅化物上，其下端覆盖靠近多晶硅栅极的漂移区，且法拉第屏蔽环与外延层及多晶硅栅极、金属硅化物之间间隔有氧化层。
比较实施例1和对比例1中的器件结构，为了增强场板的辅助漂移区耗尽提高击穿电压效应，场板和硅之间氧化层的厚度不能太薄；以28V工作电压应用场景为例，场板和硅之间氧化层的厚度是0.08um～0.15um之间，因此对比例1中的场板和栅极之间存在强耦合，这是输入电容的主要成分之一，而实施例1中的器件结构大幅度降低了器件的工作频率；通过TCAD仿真的对比，实施例1较之对比例1中的器件结构，实施例1器件的输入电容降低了35％，工作频率提升了40％。
对比例2
对比例2中的器件与本发明的器件结构基本一致，不同之处在于：在器件的横向方向上，所述法拉第屏蔽场板与栅极之间的距离在10nm～2um之外，而在器件的纵向方向上，所述法拉第屏蔽场板与漂移区之间的距离在10nm～2um之外。
本发明实施例提供的LDMOS器件中，法拉第屏蔽场板不直接跨过栅极和导电通孔连接，而是通过导电通孔直接和第一金属层连接，在一些具体的实施方案中，法拉第屏蔽场板通过两排以上交错排布的导电通孔和第一金属层连接，并形成栅极的隔离墙，阻挡了漏极和栅极之间的耦合；同时，本发明中的法拉第屏蔽场板通过导电通孔直接和第一金属层连接，不需要通过桥和导电通孔连接，再通过导电通孔和第一金属层连接，从而大幅度减少了接地电阻，增强了法拉第屏蔽场板的屏蔽效果和对漂移区电场的优化作用。位于漂移区上方的法拉第屏蔽场板结构不变，但由于其接地效果的改善，增强了对漂移区电场的优化作用，由于法拉第屏蔽场板不需要跨过栅极，从而减少了和栅极的直接耦合，而且可以增加法拉第屏蔽场板和栅极侧面的距离，进一步降低了法拉第屏蔽场板和栅极的耦合电容，进而提升了器件的工作频率。
本发明实施例提供的LDMOS器件的法拉第屏蔽场板结构，在保持漂移区上法拉第屏蔽场板结构不变基础上，减少了法拉第屏蔽场板和栅极之间的耦合电容，同时减少了法拉第屏蔽场板的接地电阻，增强了法拉第屏蔽场板的屏蔽效果和对电场的优化作用。
本发明实施例提供的LDMOS器件，结构工艺简单，且容易实现，通过本发明实施例提供的LDMOS器件结构，得益于法拉第屏蔽场板效果的增强，将器件的输入电容降低了35％，工作频率提升了40％，在相同的击穿电压下，器件的导通电阻降低了5％。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种LDMOS器件，其特征在于包括：
外延层，设置在衬底上，所述外延层内形成有漂移区和体区，所述漂移区内形成有漏区，所述体区内形成有源区、体区接触区和沟道区；
栅极，设置在所述沟道区的上方；
法拉第屏蔽场板，设置在所述漂移区的上方，且至少所述法拉第屏蔽场板的局部分布在所述栅极靠近漏区的一侧；
第一金属层和第二金属层，所述第一金属层和第二金属层沿器件的纵向方向设置在所述外延层上方，且所述衬底、体区接触区、法拉第屏蔽场板还分别经第一电连接结构、第二电连接结构、第三电连接结构与所述第一金属层连接，所述漏区经第四电连接结构与所述第二金属层连接。
2.根据权利要求1所述LDMOS器件，其特征在于：所述法拉第屏蔽场板整体设置在所述栅极靠近漏区的一侧；
和/或，所述法拉第屏蔽场板整体为无侧墙结构的二维平面层状结构；
优选的，所述法拉第屏蔽场板整体水平设置。
3.根据权利要求2所述LDMOS器件，其特征在于：在器件的横向方向上，所述法拉第屏蔽场板与栅极之间具有间隙；
优选的，在器件的横向方向上，所述法拉第屏蔽场板与栅极之间的距离为10nm～2um，而在器件的纵向方向上，所述法拉第屏蔽场板与漂移区之间的距离为10nm～2um。
4.根据权利要求2所述LDMOS器件，其特征在于：所述第三电连接结构包括至少一个导电通孔，所述法拉第屏蔽场板经所述导电通孔直接与所述第一金属层连接。
5.根据权利要求4所述LDMOS器件，其特征在于：所述第三电连接结构包括多组导电通孔，每一组导电通孔沿指定方向间隔排列分布，且至少两组导电通孔中的多个导电通孔依次交错设置。
6.根据权利要求1所述LDMOS器件，其特征在于：在器件的横向方向上，所述第一金属层跨过栅极并延伸设置于所述法拉第屏蔽场板的上方。
7.根据权利要求1或6所述LDMOS器件，其特征在于：所述第三电连接结构设置在所述栅极靠近漏区的一侧。
8.根据权利要求1所述LDMOS器件，其特征在于：所述第一电连接结构的一端沿器件的纵向方向穿过所述外延层、衬底并与衬底背对外延层的一侧表面连接。
9.根据权利要求1所述LDMOS器件，其特征在于：所述体区与漂移区于器件的横向方向上相邻接，所述体区与漂移区的表面与外延层的表面齐平，所述体区接触区、源区的表面与体区的表面齐平，所述漏区的表面与漂移区的表面齐平。
10.根据权利要求1所述LDMOS器件，其特征在于：所述外延层上还设置有介质层，所述栅极和法拉第屏蔽场板设置在所述介质层内，所述第一金属层和第二金属层设置在所述介质层上。
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