CN116995100B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，通过在漂移区上形成多个漂移区插塞，每个漂移区插塞的底部延伸至场氧化层中，且相邻的两个漂移区插塞错位排布，可以在漂移区的三维方向即长度方向、宽度方向和厚度方向上引入多个电场峰值，从而可以对漂移区的表面电场进行调节，降低了漏区的峰值电场，进而能够在不增加漂移区的长度及栅极层的长度的同时，提高器件的击穿电压。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)为半导体工艺中经常使用的一种半导体器件，其耐击穿电压较高，并且在操作时具有低的导通电阻。现有的LDMOS器件包括衬底，以及位于衬底上的栅极层和场氧化层，衬底中具有漂移区和沟道区，栅极层位于漂移区和沟道区上，场氧化层位于漂移区与栅极层之间。漂移区中形成有漏区，为了增大漏端的击穿电压，使器件获得超高耐压，通常会采用在二维横向的方向上调节栅极层的长度或增加漂移区的长度等手段来提高器件的耐压，但是增加漂移区的长度会使得芯片的集成密度减小，并且在二维的方向上对栅极层的长度进行调节也会受到了电场分布均匀性和漂移区长度的限制，使得可调解的表面电场和击穿电压的值是有限的。因此，如何在不增加漂移区的长度及栅极层的长度的同时，提高器件的击穿电压是目前需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够在不增加漂移区的长度及栅极层的长度的同时，提高器件的击穿电压。
为解决上述技术问题，本发明提供一种半导体器件，包括：衬底，所述衬底中具有相邻的沟道区和漂移区，所述漂移区中形成有漏区，所述沟道区中形成有源区；场氧化层，所述场氧化层形成于所述漂移区中，并位于所述源区和所述漏区之间，且所述场氧化层的顶面与所述漂移区的顶面平齐；多个漂移区插塞，所述多个漂移区插塞形成于所述漂移区上，每个所述漂移区插塞的底部延伸至所述场氧化层中，且相邻的两个所述漂移区插塞错位排布。可选的，在所述的半导体器件中，所述漂移区插塞沿第一方向排布成列，同一列的所述漂移区插塞位于同一条直线上，相邻两列的所述漂移区插塞在第二方向上错位排布，其中，所述第一方向为所述漂移区的宽度方向，所述第二方向为所述漂移区的长度方向。
可选的，在所述的半导体器件中，所述漂移区插塞沿第二方向排布成行，同一行的所述漂移区插塞位于同一条直线上，相邻两行的所述漂移区插塞在第一方向上错位排布，其中，所述第一方向为所述漂移区的宽度方向，所述第二方向为所述漂移区的长度方向。
可选的，在所述的半导体器件中，所述多个漂移区插塞呈阵列排布且所述多个漂移区插塞在第一方向和第二方向上均错位排布，其中，所述第一方向为所述漂移区的宽度方向，所述第二方向为所述漂移区的长度方向。
可选的，在所述的半导体器件中，多个所述漂移区插塞之间的间距相同。
可选的，在所述的半导体器件中，所述漂移区插塞的材质为金属。
可选的，在所述的半导体器件中，所述半导体器件还包括沟道接触区和栅极层，所述栅极层形成于所述沟道区上并延伸覆盖部分所述漂移区，所述沟道接触区形成于所述沟道区中且与所述源区相邻。
可选的，在所述的半导体器件中，所述半导体器件还包括介质层，所述介质层覆盖所述衬底、所述栅极层和所述场氧化层，多个所述漂移区插塞形成于所述介质层中，且每个所述漂移区插塞贯穿所述介质层并延伸至所述场氧化层中。
可选的，在所述的半导体器件中，所述介质层中还形成有贯穿所述介质层的至少两个沟道接触插塞、至少两个源区插塞、至少两个漏区插塞和至少两个栅极插塞，每个所述沟道接触插塞与所述沟道接触区电性连接且所有的所述沟道接触插塞相互平行排布，每个所述源区插塞与所述源区电性连接且所有的所述源区插塞相互平行排布，每个所述漏区插塞与所述漏区电性连接且所有的所述漏区插塞相互平行排布，每个所述栅极插塞与所述栅极层电性连接且所有的所述栅极插塞相互平行排布。
基于同一发明构思，本发明还提供一种半导体器件的制造方法，包括：提供衬底，所述衬底中具有相邻的沟道区和漂移区；在所述漂移区中形成场氧化层和漏区，以及在所述沟道区中形成源区，所述场氧化层形成于所述漂移区中，并位于所述源区和所述漏区之间，且所述场氧化层的顶面与所述漂移区的顶面平齐；形成多个漂移区插塞，所述多个漂移区插塞形成于所述漂移区上，每个所述漂移区插塞的底部延伸至所述场氧化层中，且相邻的两个所述漂移区插塞错位排布。
在本发明提供的半导体器件及其制造方法中，通过在漂移区上形成多个漂移区插塞，且每个漂移区插塞的底部延伸至场氧化层中，且相邻的两个漂移区插塞错位排布，可以在漂移区的三维方向即长度方向、宽度方向和厚度方向上引入多个电场峰值，从而可以对漂移区的表面电场进行调节，降低了漏区的峰值电场，进而能够在不增加漂移区的长度及栅极层的长度的同时，提高了器件的击穿电压。
附图说明
图1是本发明实施例提供的半导体器件的结构示意图。
图2是本发明实施例提供的一种半导体器件的版图结构示意图。
图3是本发明实施例提供的另一种半导体器件的版图结构示意图。
图4是本发明实施例提供的又一种半导体器件的版图结构示意图。
图5是本发明实施例提供的半导体器件的制造方法的流程示意图。
图6是本发明实施例提供的半导体器件的制造方法中形成的沟道区和漂移区的剖面结构示意图。
图7是本发明实施例提供的半导体器件的制造方法中形成场氧化层后的剖面结构示意图。
图8是本发明实施例提供的半导体器件的制造方法中形成漂移区接触孔后的剖面结构示意图。
图9是本发明实施例提供的半导体器件的剖面结构示意图。
10-衬底；11-沟道区；12-漂移区；13-源区；14-漏区；15-沟道接触区；16-浅沟槽隔离结构；20-场氧化层；30-栅极层；31-侧墙；40-介质层；41-漂移区插塞；41a-漂移区接触孔；42-沟道接触插塞；42a-沟道区接触孔；43-源区插塞；43a-源区接触孔；44-漏区插塞；44a-漏区接触孔；45-栅极插塞；45a-栅极接触孔；50-金属硅化物层。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例提供的半导体器件的结构示意图。图2是本发明实施例提供的一种半导体器件的版图结构示意图。图9是本发明实施例提供的半导体器件的剖面结构示意图，其中，图9为图2中沿A-A’方向的剖面示意图。请参考图1、图2和图9所示，本实施例提供一种半导体器件，包括：衬底10、场氧化层20和多个漂移区插塞41。其中，衬底10的材料可以为硅(Si)、硅锗(GeSi)、碳化硅(SiC)或绝缘体上的硅(SOI)等其他的半导体材料，本实施例中的衬底10为硅衬底。
参考图1并结合图9所示，衬底10中具有相邻的沟道区11和漂移区12，且漂移区12和沟道区11之间具有间距。沟道区11和漂移区12之外的衬底10中形成有浅沟槽隔离结构16。进一步的，漂移区12中形成有漏区14，沟道区11中形成有源区13。此外，沟道区11中还形成有沟道接触区15，沟道接触区15与所述源区13相邻。本实施例中，漂移区12、漏区14和源区13的导电类型可以相同，沟道区11和沟道接触区15的导电类型相同，漂移区12和沟道区11的导电类型不同。
如图1所示，场氧化层20形成于漂移区12中，并位于所述源区13和所述漏区14之间，且所述场氧化层20的顶面与所述漂移区12的顶面平齐，即场氧化层20自漂移区12的顶面延伸至所述漂移区12中。所述场氧化层20可以为硅局部氧化隔离结构（Local Oxidationof Silicon，LOCOS)、浅沟槽隔离结构（STI）或高温氧化层，三者形成方式和厚度不同，可根据器件要求选择。若所述场氧化层20为LOCOS，则采用局部氧化的方式形成所述LOCOS；若所述场氧化层20为浅沟槽隔离结构，采用刻蚀出沟槽并进行填充的方式形成所述浅沟槽隔离结构；若所述场氧化层20为高温氧化层，采用高温沉积的方式形成所述高温氧化层。本实施例中的场氧化层20为浅沟槽隔离结构，其材质优选的为氧化硅。进一步的，场氧化层20的厚度为4000埃~5000埃，以使场氧化层20具有较高的耐压性。
如图9所示，多个漂移区插塞41形成于所述漂移区12上，每个所述漂移区插塞41的底部延伸至所述场氧化层20中。通过多个漂移区插塞41，可以在漂移区12的三维方向即长度方向、宽度方向和厚度方向上引入多个电场峰值，由此可以对漂移区12的表面电场进行调节，使漂移区12的电场分布较为均匀，从而降低漏区14的峰值电场，进而能够在不增加漂移区12的长度及栅极层30的长度的同时，提高器件的击穿电压。因此，本实施例中，不需要增加漂移区12的长度及栅极层30的长度，通过调节漂移区插塞41的数量、直径、个数和间距，可以对器件的击穿电压进行调节和优化，利用实现高密度及高耐压器件。
并且，由于场氧化层20的厚度较厚，如果漂移区插塞41的底部位于场氧化层20上，则会限制对漂移区12的峰值电场的调节，因此本实施例中使漂移区插塞41的底部延伸至所述场氧化层20中，可以起到提高对漂移区12的峰值电场调节的作用。
此外，由于相邻的两个所述漂移区插塞41错位排布，如此，可以使得漂移区12的电场分布更加，有利于对漂移区12表面的电场起到更好的调节作用。
具体的，如图2所示，在一个实施例中，所述漂移区插塞41沿第一方向X排布成列，同一列的所述漂移区插塞41位于同一条直线上，相邻两列的所述漂移区插塞41在第二方向Y上错位排布。
图3是本发明实施例提供的另一种半导体器件的版图结构示意图。参考图3所示，在另一个实施例中，所述漂移区插塞41沿第二方向Y排布成行，同一行的所述漂移区插塞41位于同一条直线上，相邻两行的所述漂移区插塞41在第一方向X上错位排布。
图4是本发明实施例提供的又一种半导体器件的版图结构示意图。参考图4所示，在又一个实施例中，所述多个漂移区插塞41呈阵列排布且所述多个漂移区插塞41在第一方向X和第二方向Y上均错位排布。
本实施例中，所述第一方向X为所述漂移区12的宽度方向，所述第二方向Y为所述漂移区12的长度方向。
参考图2~图4所示，多个所述漂移区插塞41之间的间距d相同，有利于使漂移区12表面的峰值电场均匀分布。
进一步的，如图1所示，半导体器件器件还包括栅极层30，所述栅极层30形成于所述沟道区11上并延伸覆盖部分所述场氧化层20。其中，所述栅极层30中延伸至所述场氧化层20上的部分可以作为半导体器件的场板。
本实施例中，如图9所示，半导体器件还包括介质层40，所述介质层40覆盖所述衬底10、所述栅极层30和所述场氧化层20，所述多个所述漂移区插塞41形成于所述介质层40中，且每个所述漂移区插塞41贯穿所述介质层40并延伸至所述场氧化层20中。所述介质层40的材质可以为氧化硅。进一步的，所述介质层40中还形成有贯穿所述介质层40的至少两个沟道接触插塞42、至少两个源区插塞43、至少两个漏区插塞44和至少两个栅极插塞45，每个所述沟道接触插塞42与所述沟道接触区15电性连接且所有的所述沟道接触插塞42相互平行排布，以增加沟道接触插塞42之间的密度。每个所述源区插塞43与所述源区13电性连接且所有的所述源区插塞43相互平行排布，以增加源区插塞43之间的密度。每个所述漏区插塞44与所述漏区14电性连接且所有的所述漏区插塞44相互平行排布，以增加漏区插塞44之间的密度。每个所述栅极插塞45与所述栅极层30电性连接且所有的所述栅极插塞45相互平行排布，以增加栅极插塞45之间的密度。
本实施例中，沟道接触插塞42的直径、源区插塞43的直径、漏区插塞44的直径和栅极插塞45的直径可以相同，沟道接触插塞42的直径、源区插塞43的直径、漏区插塞44的直径和栅极插塞的直径可以小于漂移区插塞41的直径。
本实施例中，漂移区插塞41、沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45在衬底10的厚度方向上的截面形状可以为倒梯形。漂移区插塞41、沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45在衬底10的水平方向上的截面形状可以为圆形。在此，需说明的是图2~图4中的漂移区插塞41、沟道接触插塞、源区插塞43、漏区插塞44和栅极插塞45在版图中的设计形状为矩形，但由于制造工艺的原因，漂移区插塞41、沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45在实际的器件中的衬底10的水平方向上的截面形状为圆形。
本实施例中，漂移区插塞41、沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45的材质可以相同，可以为金属，例如钨、钛、铝或者铜。
进一步的，参考图1并结合图9所示，源区13、漏区14、栅极层30和沟道接触区15上形成有金属硅化物层50，介质层40还覆盖金属硅化物层50，沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45均位于金属硅化物层50上，即沟道接触插塞42、源区插塞43、漏区插塞44和栅极插塞45与对应部分的金属硅化物层50接触以实现分别与沟道接触区15、源区13、漏区14和栅极层30电性连接。
本实施例中，半导体器件为横向扩散金属氧化物半导体器件。
图5是本发明实施例提供的半导体器件的制造方法的流程示意图。如图5所示，本发明实施例还提供一种半导体器件的制造方法，包括：步骤S1：提供衬底，所述衬底中具有相邻的沟道区和漂移区，所述漂移区中形成有漏区，所述沟道区中形成有源区；步骤S2：在所述漂移区中形成场氧化层和漏区，以及在所述沟道区中形成源区，所述场氧化层形成于所述漂移区中，并位于所述源区和所述漏区之间，且所述场氧化层的顶面与所述漂移区的顶面平齐；步骤S3：形成多个漂移区插塞，所述多个漂移区插塞形成于所述漂移区上，每个所述漂移区插塞的底部延伸至所述场氧化层中，且相邻的两个所述漂移区插塞错位排布。
图6是本发明实施例提供的半导体器件的制造方法中形成的沟道区和漂移区的剖面结构示意图。图7是本发明实施例提供的半导体器件的制造方法中形成场氧化层后的剖面结构示意图。图8是本发明实施例提供的半导体器件的制造方法中形成漂移区接触孔后的剖面结构示意图。图9是本发明实施例提供的半导体器件的剖面结构示意图。下面结合图6~图9对本实施例提供的半导体器件的制造方法进行详细说明。
参考图6所示，执行步骤S1：提供衬底10，所述衬底10中具有相邻的沟道区11和漂移区12。所述沟道区11与所述漂移区12间隔设置。所述沟道区11与所述漂移区12外的衬底10中形成有浅沟槽隔离结构16。本实施例中的衬底10为硅衬底。通过对衬底10进行离子注入以在衬底10中形成漂移区12和沟道区11。
参考图7所示，执行步骤S2：在所述漂移区12中形成场氧化层20和漏区14，以及在所述沟道区11中形成源区13，所述场氧化层20形成于所述漂移区12中，并位于所述源区13和所述漏区14之间，且所述场氧化层20的顶面与所述漂移区12的顶面平齐。具体的形成过程包括：先在漂移区12中形成场氧化层20，所述场氧化层20可以为硅局部氧化隔离结构(Local Oxidation of Silicon，LOCOS)、浅沟槽隔离结构（STI）或高温氧化层，三者形成方式和厚度不同，可根据器件要求选择。若所述场氧化层20为LOCOS，则采用局部氧化的方式形成所述LOCOS；若所述场氧化层20为浅沟槽隔离结构，采用刻蚀出沟槽并进行填充的方式形成所述浅沟槽隔离结构；若所述场氧化层20为高温氧化层，采用高温沉积的方式形成所述高温氧化层。
本实施例中，所述场氧化层20为浅沟槽隔离结构。进一步的，所述场氧化层20的形成方法包括：首先，对漂移区12进行刻蚀，以在漂移区12中形成浅沟槽；然后，填充隔离层于所述漂移区12中以形成所述场氧化层20。所述场氧化层20的材质可以为氧化硅。
接着，如图7所示，形成栅极层30，所述栅极层30形成于所述沟道区11上并延伸覆盖部分所述场氧化层20，即栅极层30覆盖部分沟道区11及部分场氧化层20。栅极层30的材质可以为多晶硅，并且栅极层30中延伸至场氧化层20上的部分可以作为场板。
如图7所示，形成栅极层30之后，在栅极层30两侧形成侧墙31。接着，以侧墙31为掩膜对沟道区11进行离子注入以在沟道区11内形成源区13，并对漂移区12进行离子注入以在漂移区12内形成漏区14。进一步的，漂移区12、漏区14和源区13的导电类型可以相同，沟道区11和沟道接触区15的导电类型相同，漂移区12和沟道区11的导电类型不同。
参考图9所示，执行步骤S3，形成多个漂移区插塞41，所述多个漂移区插塞41形成于所述漂移区12上，每个所述漂移区插塞41的底部延伸至所述场氧化层20中，且相邻的两个所述漂移区插塞41错位排布。通过多个漂移区插塞41，可以在漂移区12的三维方向即长度方向、宽度方向和厚度方向上引入多个电场峰值，由此可以对漂移区12的表面电场进行调节，使漂移区12的电场分布较为均匀，从而降低漏区14的峰值电场，进而能够在不增加漂移区12的长度及栅极层30的长度的同时，提高了器件的击穿电压。因此，本实施例中，不需要增加漂移区12的长度及栅极层30的长度，通过调节漂移区插塞41的数量、直径、个数和间距，可以对器件的击穿电压进行调节和优化，利用实现高密度及高耐压器件。
具体的，所述多个漂移区插塞41的形成方法包括：首先，如图8所示，先在源区13、沟道接触区15、漏区14和栅极层30上形成金属硅化物层50；然后，在衬底10上形成介质层40，所述介质层40覆盖所述衬底10、所述栅极层30、所述场氧化层20和金属硅化物层50；接着，通过干法刻蚀工艺依次刻蚀所述介质层40和场氧化层20以形成多个漂移区接触孔41a，每个所述漂移区接触孔41a对准所述场氧化层20，且所述漂移区接触孔41a贯穿所述介质层40并延伸至所述场氧化层20中。
之后，继续参考图8所示，通过干法刻蚀工艺刻蚀源区13上的介质层40以形成源区接触孔43a、刻蚀漏区14上的介质层40以形成漏区接触孔44a、刻蚀栅极层30上的介质层40以形成栅极接触孔45a以及刻蚀沟道接触区15上的介质层40以形成沟道区接触孔42a，源区接触孔43a、漏区接触孔44a、栅极接触孔45a和沟道区接触孔42a均贯穿介质层40。
本实施例中，漂移区接触孔41a、沟道区接触孔42a、源区接触孔43a、漏区接触孔44a、栅极接触孔45a在衬底10的厚度方向上的截面形状为倒梯形，以利于后续金属材料的填充，减少或避免填充的金属材料层的空洞。
接着，如图9所示，在多个漂移区接触孔41a、源区接触孔43a、漏区接触孔44a、栅极接触孔45a和沟道区接触孔42a中填充金属材料，以形成漂移区插塞41、源区插塞43、漏区插塞44、栅极插塞45和沟道接触插塞42。即漂移区插塞41、源区插塞43、漏区插塞44、栅极插塞45和沟道接触插塞42的材质均为金属，例如钨。
本实施例中，由于相邻的两个所述漂移区插塞41错位排布，如此，可以使得漂移区12的电场分布更加，有利于对漂移区12表面的电场起到更好的调节作用。
具体的，如图2所示，在一个实施例中，所述漂移区插塞41沿第一方向X排布成列，同一列的所述漂移区插塞41位于同一条直线上，相邻两列的所述漂移区插塞41在第二方向Y上错位排布。
如图3所示，在另一个实施例中，所述漂移区插塞41沿第二方向Y排布成行，同一行的所述漂移区插塞41位于同一条直线上，相邻两行的所述漂移区插塞41在第一方向X上错位排布。
如图4所示，在又一个实施例中，所述多个漂移区插塞41呈阵列排布且多个漂移区插塞41在第一方向X和第二方向Y上均错位排布。
综上可见，在本发明实施例提供的半导体器件及其制造方法中，通过在漂移区上形成多个漂移区插塞，且每个漂移区插塞的底部延伸至场氧化层中，且相邻的两个漂移区插塞错位排布，可以在漂移区的三维方向即长度方向、宽度方向和厚度方向上引入多个电场峰值，从而可以对漂移区的表面电场进行调节，降低了漏区的峰值电场，进而能够在不增加漂移区的长度及栅极层的长度的同时，提高了器件的击穿电压。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中具有相邻的沟道区和漂移区，所述漂移区中形成有漏区，所述沟道区中形成有源区；
场氧化层，所述场氧化层形成于所述漂移区中，并位于所述源区和所述漏区之间，且所述场氧化层的顶面与所述漂移区的顶面平齐；
栅极层，所述栅极层形成于所述沟道区上并延伸覆盖部分所述场氧化层；
多个漂移区插塞，所述多个漂移区插塞形成于未被所述栅极层覆盖的所述漂移区上，每个所述漂移区插塞的底部延伸至所述场氧化层中，且相邻的两个所述漂移区插塞错位排布，其中，所述多个漂移区插塞呈阵列排布，且所述多个漂移区插塞在第一方向和第二方向上均错位排布，所述第一方向为所述漂移区的宽度方向，所述第二方向为所述漂移区的长度方向。
2.如权利要求1所述的半导体器件，其特征在于，多个所述漂移区插塞之间的间距相同。
3.如权利要求1所述的半导体器件，其特征在于，所述漂移区插塞的材质为金属。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括沟道接触区，所述沟道接触区形成于所述沟道区中且与所述源区相邻。
5.如权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括介质层，所述介质层覆盖所述衬底、所述栅极层和所述场氧化层，多个所述漂移区插塞形成于所述介质层中，每个所述漂移区插塞贯穿所述介质层并延伸至所述场氧化层中。
6.如权利要求5所述的半导体器件，其特征在于，所述介质层中还形成有贯穿所述介质层的至少两个沟道接触插塞、至少两个源区插塞、至少两个漏区插塞和至少两个栅极插塞，每个所述沟道接触插塞与所述沟道接触区电性连接且所有的所述沟道接触插塞相互平行排布，每个所述源区插塞与所述源区电性连接且所有的所述源区插塞相互平行排布，每个所述漏区插塞与所述漏区电性连接且所有的所述漏区插塞相互平行排布，每个所述栅极插塞与所述栅极层电性连接且所有的所述栅极插塞相互平行排布。
7.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底中具有相邻的沟道区和漂移区；
在所述漂移区中形成场氧化层和漏区，以及在所述沟道区中形成源区，所述场氧化层形成于所述漂移区中，并位于所述源区和所述漏区之间，且所述场氧化层的顶面与所述漂移区的顶面平齐；
形成栅极层，所述栅极层形成于所述沟道区上并延伸覆盖部分所述场氧化层；
形成多个漂移区插塞，所述多个漂移区插塞形成于未被所述栅极层覆盖的所述漂移区上，每个所述漂移区插塞的底部延伸至所述场氧化层中，且相邻的两个所述漂移区插塞错位排布，其中，所述多个漂移区插塞呈阵列排布，且所述多个漂移区插塞在第一方向和第二方向上均错位排布，所述第一方向为所述漂移区的宽度方向，所述第二方向为所述漂移区的长度方向。
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