CN115064596A - 半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 title description 15
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 238000002161 passivation Methods 0.000 claims abstract description 48
- 230000000149 penetrating effect Effects 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 210000000746 body region Anatomy 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 20
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供了一种半导体器件及其制备方法，包括：衬底；漂移区和沟道区位于衬底中；源区和漏区分别位于沟道区和漂移区中；场氧化层位于漂移区的部分表面上且位于源区和漏区之间；栅极多晶硅层位于源区和漏区之间的衬底上，栅极多晶硅层靠近场氧化层的侧面具有若干沿Y方向延伸的延伸部，且延伸部沿X方向排列；钝化层，覆盖衬底、场氧化层和栅极多晶硅层，且钝化层中形成有贯穿钝化层的源极插塞；第二部分与第一部分靠近栅极多晶硅层的侧面连接，第一部分与源极插塞电性连接，且第二部分沿Y方向延伸且沿X方向排列，且第二部分在衬底上的投影和延伸部在衬底上的投影错位或部分重叠；本发明提高了器件的耐压。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
BCD工艺是一种集合Bipolar器件、CMOS器件和DMOS器件的芯片制造工艺，BCD工艺具有高跨导、强负载驱动能力、集成度高和低功耗的优点。其中，DMOS器件是BCD电路中的核心所在，高性能（主要指具备较高的击穿电压的同时，还具备较低的导通电阻）、低成本、高密度的LDMOS器件的实现具有重要的意义。目前为了提高LDMOS器件的击穿电压，经常在漏衬PN结终止区上面的场氧化层上制造一个电场控制极板，场板可以有效地抑制表面电场，防止表面击穿，以增大器件的漏击穿电压，同时改善导通电阻。当有场板存在时，一部分的电场线从半导体器件的表面出发，延伸后终止于场板，在PN结表面增加了额外的电荷，增加的额外电场方向与之前的电场方向相反，削弱了PN结处的电场峰值，同时，场板边缘的电场峰值会一定程度的提高。
图1为现有技术中LDMOS器件的俯视图。请参考图1，LDMOS器件包括衬底10’、栅极多晶硅层42’、栅极场板43’和场氧化层30’，栅极多晶硅层42’、栅极场板43’和场氧化层30’均位于衬底10’上，栅极多晶硅层42’与栅极场板43’相接，栅极场板43’覆盖场氧化层30’的部分表面。由于在栅极场板43’处形成了一个类似的MOS电容器，场氧化层30’可以将漏端的高压分压一部分，因此降低了衬底表面的雪崩击穿电压，提高了漏端击穿电压，从而提高了器件的耐压。
为了进一步增大漏端击穿电压，使器件获得超高耐压，通常会采用在二维横向方向进一步增加调节栅极场板43’的长度或漂移区21’的长度等手段来增大导通电阻从而实现提高器件的耐压，但是增加漂移区21’的长度会减小芯片的集成密度，而在二维的方向上对栅极场板43’的长度进行调节也受到了电场分布均匀性和漂移区21’长度的限制，使得可调解的表面电场和击穿电压的值是有限的。因此，在二维方向上提高器件耐压的方法一定程度上限制了LDMOS器件的高密度、高功率和高耐压的发展，限制了LDMOS器件的击穿电压和导通电阻等性能。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以提高器件的耐压。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底；
漂移区和沟道区，位于所述衬底中；
源区和漏区，分别位于所述沟道区和所述漂移区中；
场氧化层，位于所述漂移区的部分表面上，且位于所述源区和所述漏区之间；
栅极多晶硅层，位于所述源区和所述漏区之间的所述衬底上，所述栅极多晶硅层靠近所述场氧化层的侧面具有若干沿Y方向延伸的延伸部，且所述延伸部沿X方向排列，相邻两个所述延伸部之间具有第一间隙，且所述延伸部位于所述场氧化层上；
钝化层，覆盖所述衬底、所述场氧化层和所述栅极多晶硅层，且所述钝化层中形成有贯穿所述钝化层的源极插塞，所述源极插塞与所述源区电性连接；
金属布线层，包括第一金属图案，所述第一金属图案与所述源极插塞电性连接，所述第一金属图案包括第一部分和若干第二部分，所述第二部分与所述第一部分靠近所述栅极多晶硅层的侧面连接，所述第一部分与所述源极插塞电性连接，且所述第二部分沿所述Y方向延伸且沿所述X方向排列，相邻两个所述第二部分之间具有第二间隙，所述第二部分位于所述延伸部上方，且所述第二部分在所述衬底上的投影和所述延伸部在所述衬底上的投影错位或部分重叠。
可选的，所述延伸部的材质包括多晶硅。
可选的，还包括沿所述X方向并排设置的有源区及浅沟槽隔离区，均位于所述衬底中，所述延伸部和所述第二部分均位于所述有源区上方。
可选的，所述延伸部和所述第二部分在所述X方向和所述Y方向限定的平面上呈矩形、三角形或圆形。
可选的，所述延伸部和所述第二部分在所述Y方向上的长度均为所述漂移区在所述Y方向上的长度的四分之一到四分之三。
可选的，所述延伸部在所述X方向上的宽度为W1µm，所述第二部分在所述X方向上的宽度为W2µm，所述有源区在所述X方向上的宽度为Dµm，其中0.18<W1<
，0.18<W2<
。
可选的，所述延伸部的数量为N1，所述第二部分的数量为N2，其中1<N1<
，1<N2<
，且N1和N2均为整数。
可选的，还包括形成于所述沟道区中的体区，且所述体区与所述源区接触。
可选的，所述钝化层中还形成有体区插塞、漏区插塞和栅极插塞，所述体区插塞与所述体区和所述第一部分电性连接，所述漏区插塞与所述漏区电性连接，所述栅极插塞与所述栅极多晶硅层电性连接。
本发明还提供了一种半导体器件的制备方法，包括：
提供衬底；
形成漂移区和沟道区位于所述衬底中，形成源区和漏区分别位于所述沟道区和所述漂移区中，形成场氧化层位于所述漂移区的部分表面上，且位于所述源区和所述漏区之间，形成栅极多晶硅层位于所述源区和所述漏区之间的所述衬底上，所述栅极多晶硅层靠近所述场氧化层的侧面具有若干沿Y方向延伸的延伸部，且所述延伸部沿X方向排列，相邻两个所述延伸部之间具有第一间隙，且所述延伸部位于所述场氧化层上；
形成钝化层覆盖所述衬底、所述场氧化层和所述栅极多晶硅层，且所述钝化层中形成有贯穿所述钝化层的源极插塞，所述源极插塞与所述源区电性连接；以及，
形成金属布线层，包括第一金属图案，所述第一金属图案与所述源极插塞电性连接，所述第一金属图案包括第一部分和若干第二部分，所述第二部分与所述第一部分靠近所述栅极多晶硅层的侧面连接，所述第一部分与所述源极插塞电性连接，且所述第二部分沿所述Y方向延伸且沿所述X方向排列，相邻两个所述第二部分之间具有第二间隙，所述第二部分位于所述延伸部上方，且所述第二部分在所述衬底上的投影和所述延伸部在所述衬底上的投影错位或部分重叠。
在本发明提供的半导体器件及其制备方法中，通过第二部分位于延伸部上方，且第二部分在衬底上的投影和延伸部在衬底上的投影错位或部分重叠，以使第二部分、钝化层和延伸部构成电容结构，当漏区接入高压时，能够将漏区的高压分压一部分，因此降低了衬底表面的雪崩击穿电压，提高了漏端击穿电压，从而提高了器件的耐压；并且若干延伸部会具有多个边缘，多个边缘可以引入多个电场峰值，对漂移区的表面电场进行调节，可以降低漏区处的峰值电场，提高器件的耐压。
附图说明
图1为现有技术中LDMOS器件的俯视图。
图2为本发明一实施例提供的半导体器件的结构示意图。
图3为本发明一实施例提供的半导体器件的俯视图。
图4A为本发明一实施例提供的半导体器件中第二部分在衬底上的投影和延伸部在衬底上的投影错位的俯视图。
图4B为本发明一实施例提供的半导体器件中第二部分在衬底上的投影和延伸部在衬底上的投影部分重叠的俯视图。
图5A为本发明一实施例提供的半导体器件中延伸部在X方向和Y方向限定的平面上呈三角形的俯视图。
图5B为本发明一实施例提供的半导体器件中延伸部在X方向和Y方向限定的平面上呈圆形的俯视图。
图6为本发明一实施例提供的半导体器件的制备方法的流程图。
图7A为本发明一实施例提供的半导体器件的制备方法中形成漂移区和场氧化层后的剖面示意图。
图7B为本发明一实施例提供的半导体器件的制备方法中形成栅极多晶硅层后的剖面示意图。
图7C为本发明一实施例提供的半导体器件的制备方法中形成沟道区、源区和漏区后的剖面示意图。
图7D为本发明一实施例提供的半导体器件的制备方法中形成钝化层、源极插塞、漏极插塞和体区插塞后的剖面示意图。
图7E为本发明一实施例提供的半导体器件的剖面示意图。
其中，附图标记为：
10、10’-衬底；11-有源区；12-浅沟槽隔离区；21、21’-漂移区；22-沟道区；30、30’-场氧化层；41-栅氧化层；42、42’-栅极多晶硅层；43-延伸部；43’-栅极场板；44-侧墙；51-漏区；52-源区；53-体区；60-金属硅化物层；70-钝化层；81-源极插塞；82-体区插塞；83-漏极插塞；84-栅极插塞；90-第一金属图案；91-第一部分；92-第二部分；100-第二金属图案。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的半导体器件的结构示意图；图3为本实施例提供的半导体器件的俯视图；图7E为本实施例提供的半导体器件的剖面示意图，其中图7E为图3中沿A1A2方向的剖面示意图。请参考图2、图3和图7E，本实施例提供了一种半导体器件，具体为一种LDMOS器件，包括：衬底10、漂移区21、沟道区22、场氧化层30、漏区51、源区52、体区53、栅极多晶硅层42、钝化层70和金属布线层。其中，衬底10可为单晶硅衬底或SOI衬底，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层（图中未示出），第一半导体层和第二半导体层的材质包括硅、锗、镓、氮或碳中的一种或多种。在衬底10中形成有有源区11和浅沟槽隔离区12，有源区11和浅沟槽隔离区12沿X方向并列设置（图2中未示出有源区和浅沟槽隔离区）。
漂移区21和沟道区22位于衬底10内且位于有源区11内，漂移区21和沟道区22之间具有间距；漏区51位于漂移区21内，源区52和体区53位于沟道区22内，且源区52和体区53接触。在本实施例中，漂移区21、漏区51和源区52的导电类型相同，沟道区22和体区53的导电类型相同，漂移区21和沟道区22的导电类型不同。
场氧化层30位于漂移区21的部分表面上，且位于漏区51和源区52之间，场氧化层30的材质优选为氧化物。栅极多晶硅层42位于漏区51和源区52之间的衬底10上，且位于源区52和场氧化层30之间的衬底10上，栅极多晶硅层42靠近场氧化层30的侧面具有若干沿Y方向延伸的延伸部43，且若干延伸部43沿X方向排列，相邻两个延伸部43之间具有第一间隙，且延伸部43位于场氧化层30上且覆盖场氧化层30的部分表面；并且在栅极多晶硅层42与衬底10之间形成有栅氧化层41，在栅极多晶硅层42和延伸部43的侧面形成有侧墙44（在图2和图3中未示意出侧墙44）。在本实施例中，延伸部43的材质与栅极多晶硅层42的材质相同，延伸部43的材质为多晶硅。在本实施例中，场氧化层30的厚度可为600Å~1500Å，沿Y方向场氧化层30未被延伸部43覆盖的宽度可为0.5µm~1.2µm，不限于上述范围。
进一步地，漏区51、源区52、体区53、栅极多晶硅层42和延伸部43上形成有金属硅化物层60（在图2中仅示意部分金属硅化物层60，在图3中未示意金属硅化物层60），在本实施例中，金属硅化物层60的厚度可为300Å~800Å，不限于上述范围。
钝化层70覆盖衬底10、场氧化层30和栅极多晶硅层42，钝化层70的材质可为氮化硅和/氧化硅，不限于此材质，为了清楚示意器件结构，在图2和图3中未示出钝化层70。在钝化层70中形成有贯穿钝化层70的源极插塞81、体区插塞82、漏极插塞83和栅极插塞84，源极插塞81贯穿钝化层70与源区52电性连接，体区插塞82贯穿钝化层70与体区53电性连接，漏极插塞83贯穿钝化层70与漏区51电性连接，栅极插塞84贯穿钝化层70与栅极多晶硅层42电性连接。在本实施例中，由于漏区51、源区52、体区53和栅极多晶硅层42上形成有金属硅化物层60，钝化层70覆盖金属硅化物层60，因此源极插塞81、体区插塞82、漏极插塞83和栅极插塞84与对应部分的金属硅化物层60接触以实现分别与源区52、体区53、漏区51和栅极多晶硅层42电性连接。
金属布线层位于钝化层70上，且金属布线层包括第一金属图案90和第二金属图案100，第一金属图案90与源极插塞81和体区插塞82电性连接，第二金属图案100与漏极插塞83电性连接。在本实施例中，第一金属图案90包括第一部分91和若干第二部分92，若干第二部分92沿Y方向延伸且沿X方向排列，若干第二部分92与第一部分91靠近栅极多晶硅层42的侧面连接，一部分91与源极插塞81和体区插塞82电性连接，且相邻两个第二部分92之间具有第二间隙，第二部分92在衬底10上的投影与延伸部43在衬底10上的投影错位或部分重叠。
在本实施例中，延伸部43和第二部分92在X方向和Y方向限定的平面上呈矩形、三角形或圆形，不限于上述形状。从图3上看，延伸部43和第二部分92在X方向和Y方向限定的平面上呈矩形。在本实施例中，延伸部43和第二部分92在Y方向上的长度均为漂移区21在Y方向上的长度的四分之一到四分之三，优选延伸部43在Y方向上的长度均为漂移区21在Y方向上的长度的三分之一，优选第二部分92在Y方向上的长度均为漂移区21在Y方向上的长度的三分之一，不限于上述长度。在本实施例中，延伸部43在X方向上的宽度为W1µm，第二部分92在X方向上的宽度为W2µm，有源区11在X方向上的宽度为Dµm，其中0.18<W1<
，0.18<W2<
，0.18µm为延伸部43和第二部分92在X方向上的最小宽度，优选延伸部43和第二部分92在X方向上的宽度为0.4µm；以及，延伸部43的数量为N1，第二部分92的数量为N2，其中1<N1<
，1<N2<
，且N1和N2均为整数，优选延伸部43和第二部分92的数量为5。
在本实施例中，若干延伸部43在Y方向上的长度可相同或不同，若干延伸部43在X方向上的宽度可相同或不同；若干第二部分92在Y方向上的长度可相同或不同，若干第二部分92在X方向上的宽度可相同或不同。在本实施例中，每相邻两个延伸部43之间的第一间隙可相同或不同，每相邻两个第二部分92之间的第二间隙可相同或不同，第一间隙和第二间隙可相同或不同。无论延伸部43和第二部分92的形状、长度、宽度或间隙如何，需要保证第二部分92在衬底10上的投影与延伸部43在衬底10上的投影错位或部分重叠，以使第二部分92、钝化层70和延伸部43构成电容结构，能够漏端的高压分压一部分，因此降低了衬底表面的雪崩击穿电压，提高了漏端击穿电压，从而提高了器件的耐压；并且若干延伸部43构成栅极场板，栅极场板具有多个边缘，多个边缘可以引入多个电场峰值，对漂移区21的表面电场进行调节，可以降低漏端处的峰值电场，提高器件的耐压。因此，在本实施例中，不需要增加器件的面积，并且可以减小漂移区21的面积，通过调节延伸部43和第二部分92的形状、长度、宽度和/或间隙，可以对器件的耐压和导通电阻进行调节和优化，利于实现高密度、高功率和高耐压的器件。
请参考图4A，延伸部43和第二部分92在X方向和Y方向限定的平面上呈矩形，且第二部分92在衬底10上的投影与延伸部43在衬底10上的投影错位，能够尽可能大地提高延伸部43和第二部分92对表面电场的控制能力，增加表面电场的均匀性，最大程度的降低漏端的峰值电场。
请参考图4B，延伸部43和第二部分92在X方向和Y方向限定的平面上呈矩形，且第二部分92在衬底10上的投影与延伸部43在衬底10上的投影部分重叠（图4B的圆形虚框示意了重叠面积）。
请参考图5A，延伸部43在X方向和Y方向限定的平面上呈三角形，相邻两个延伸部43之间具有第一间隙，每相邻两个延伸部43之间的第一间隙相同。另外，若延伸部在X方向和Y方向限定的平面上呈三角形，若干延伸部可连续；以及，第二部分92在X方向和Y方向限定的平面上也可以呈三角形。
请参考图5B，延伸部43在X方向和Y方向限定的平面上呈半圆形，相邻两个延伸部43之间具有第一间隙，每相邻两个延伸部43之间的第一间隙相同。另外，若延伸部在X方向和Y方向限定的平面上呈半圆形，若干延伸部可连续；以及，第二部分92在X方向和Y方向限定的平面上也可以呈半圆形。以上为本实施例示意的部分情况，不限于上述情况，延伸部43在X方向和Y方向限定的平面上的形状和第一间隙示实际情况而定，第二部分92在X方向和Y方向限定的平面上的形状和第二间隙示实际情况而定。
在本实施例中，通过第二部分位于延伸部上方，且第二部分在衬底上的投影和延伸部在衬底上的投影错位或部分重叠，以使第二部分、钝化层和延伸部构成电容结构，当漏区接入高压时，能够将漏区的高压分压一部分，因此降低了衬底表面的雪崩击穿电压，提高了漏端击穿电压，从而提高了器件的耐压；并且若干延伸部会具有多个边缘，多个边缘可以引入多个电场峰值，对漂移区的表面电场进行调节，可以降低漏区处的峰值电场，提高器件的耐压。
图6为本实施例提供的半导体器件的制备方法的流程图。请参考图6，本发明还提供了一种半导体器件的制备方法，包括：
步骤S1：提供衬底；
步骤S2：形成漂移区和沟道区位于衬底中，形成源区和漏区分别位于沟道区和漂移区中，形成场氧化层位于漂移区的部分表面上且位于源区和漏区之间，形成栅极多晶硅层位于源区和漏区之间的衬底上，栅极多晶硅层靠近场氧化层的侧面具有若干沿Y方向延伸的延伸部，且延伸部沿X方向排列，相邻两个延伸部之间具有第一间隙，且延伸部位于场氧化层上；
步骤S3：形成钝化层覆盖衬底、场氧化层和栅极多晶硅层，且钝化层中形成有贯穿钝化层的源极插塞，源极插塞与源区电性连接；
步骤S4：形成金属布线层，包括第一金属图案，第一金属图案与源极插塞电性连接，第一金属图案包括第一部分和若干第二部分，第二部分与第一部分靠近栅极多晶硅层的侧面连接，第一部分与源极插塞电性连接，且第二部分沿Y方向延伸且沿X方向排列，相邻两个第二部分之间具有第二间隙，第二部分位于延伸部上方，且第二部分在衬底上的投影和延伸部在衬底上的投影错位或部分重叠。
图7A~7E为本实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，图7A~7E为图3中A1A2方向的剖面示意图，下面结合图7A~7E对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图7A，执行步骤S1：提供衬底10，衬底10的材质可以包括硅、碳、锗、镓和砷中的一种或多种，在衬底10中形成有并列设置的有源区和浅沟槽隔离区（图中未示出）。
执行步骤S2：请继续参考图7A，采用热氧化工艺在衬底10上形成场氧化层30，具体是在衬底10上形成图形化的掩模层（图中未示出），进而采用热氧化工艺对未覆盖的衬底10进行热氧生长形成场氧化层30。在本实施例中，场氧化层30的材质为氧化硅，场氧化层30的厚度可为600Å~1500Å，不限于上述厚度范围。以及，对衬底10进行离子注入以在衬底10内形成漂移区21，且漂移区21位于有源区内，场氧化层30位于漂移区21的部分表面上。
进一步地，请参考图7B，在衬底10上形成栅氧化层41，在栅氧化层41上形成栅极多晶硅层42，同时在场氧化层30上形成若干延伸部43，栅极多晶硅层42靠近场氧化层30的侧面和若干延伸部43连接，且延伸部43的材质与栅极多晶硅层42的材质相同，延伸部43的材质为多晶硅；以及，在栅极多晶硅层42和延伸部43的侧表面形成有侧墙44。
进一步地，请参考图7C，对衬底10进行离子注入以在衬底10内形成沟道区22，沟道区22和漂移区21之间具有间距，栅极多晶硅层42覆盖部分宽度的沟道区22和漂移区21。进而，对沟道区22进行离子注入以形成源区52和体区53，对漂移区21进行离子注入以形成漏区51，源区52和体区53接触，漂移区21、漏区51和源区52的导电类型相同，沟道区22和体区53的导电类型相同，漂移区21和沟道区22的导电类型不同。
执行步骤S3：请继续参考图7D，先在漏区51、源区52、栅极多晶硅层42和延伸部43上形成有金属硅化物层60，在本实施例中，金属硅化物层60的厚度可为300Å~800Å，不限于上述厚度范围。进而，形成钝化层70覆盖衬底10、场氧化层30和栅极多晶硅层42，钝化层70的材质可为氮化硅和/氧化硅。刻蚀钝化层70以形成贯穿钝化层70的源极接触孔、漏极接触孔、体区接触孔和栅极接触孔（图中未示出），在源极接触孔、漏极接触孔、体区接触孔和栅极接触孔中填充金属材料以形成源极插塞81、体区插塞82、漏极插塞83和栅极插塞（图中未示出）。源极插塞81贯穿钝化层70与源区52电性连接，体区插塞82贯穿钝化层70与体区53电性连接，漏极插塞83贯穿钝化层70与漏区51电性连接，栅极插塞84贯穿钝化层70与栅极多晶硅层42电性连接。在本实施例中，由于漏区51、源区52、体区53和栅极多晶硅层42上形成有金属硅化物层60，钝化层70覆盖金属硅化物层60，因此源极插塞81、体区插塞82、漏极插塞83和栅极插塞84与对应部分的金属硅化物层60接触以实现分别与源区52、体区53、漏区51和栅极多晶硅层42电性连接。
执行步骤S4：请继续参考图7E，形成金属布线层位于钝化层70上，且金属布线层包括第一金属图案90和第二金属图案100，第一金属图案90与源极插塞81和体区插塞82电性连接，第二金属图案100与漏极插塞83电性连接。在本实施例中，第一金属图案90包括第一部分91和若干第二部分92，若干第二部分92与第一部分91靠近栅极多晶硅层42的侧面连接，且相邻两个第二部分92之间具有第二间隙，第二部分92在衬底10上的投影与延伸部43在衬底10上的投影错位或部分重叠，第一部分91与源极插塞81和体区插塞82电性连接。
在本实施例中，只需要改变形成栅极多晶硅层和第一金属图案的掩模版，不需要增加工艺步骤或调整工艺流程就能够实现提高器件的耐压，易于实现且能够节约工序。
综上，在本发明提供的半导体器件及其制备方法中，通过第二部分位于延伸部上方，且第二部分在衬底上的投影和延伸部在衬底上的投影错位或部分重叠，以使第二部分、钝化层和延伸部构成电容结构，当漏区接入高压时，能够将漏区的高压分压一部分，因此降低了衬底表面的雪崩击穿电压，提高了漏端击穿电压，从而提高了器件的耐压；并且若干延伸部会具有多个边缘，多个边缘可以引入多个电场峰值，对漂移区的表面电场进行调节，可以降低漏区处的峰值电场，提高器件的耐压。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
漂移区和沟道区，位于所述衬底中；
源区和漏区，分别位于所述沟道区和所述漂移区中；
场氧化层，位于所述漂移区的部分表面上，且位于所述源区和所述漏区之间；
栅极多晶硅层，位于所述源区和所述漏区之间的所述衬底上，所述栅极多晶硅层靠近所述场氧化层的侧面具有若干沿Y方向延伸的延伸部，且所述延伸部沿X方向排列，相邻两个所述延伸部之间具有第一间隙，且所述延伸部位于所述场氧化层上；
钝化层，覆盖所述衬底、所述场氧化层和所述栅极多晶硅层，且所述钝化层中形成有贯穿所述钝化层的源极插塞，所述源极插塞与所述源区电性连接；
金属布线层，包括第一金属图案，所述第一金属图案与所述源极插塞电性连接，所述第一金属图案包括第一部分和若干第二部分，所述第二部分与所述第一部分靠近所述栅极多晶硅层的侧面连接，所述第一部分与所述源极插塞电性连接，且所述第二部分沿所述Y方向延伸且沿所述X方向排列，相邻两个所述第二部分之间具有第二间隙，所述第二部分位于所述延伸部上方，且所述第二部分在所述衬底上的投影和所述延伸部在所述衬底上的投影错位或部分重叠。
2.如权利要求1所述的半导体器件，其特征在于，所述延伸部的材质包括多晶硅。
3.如权利要求1所述的半导体器件，其特征在于，还包括沿所述X方向并排设置的有源区及浅沟槽隔离区，均位于所述衬底中，所述延伸部和所述第二部分均位于所述有源区上方。
4.如权利要求3所述的半导体器件，其特征在于，所述延伸部和所述第二部分在所述X方向和所述Y方向限定的平面上呈矩形、三角形或圆形。
5.如权利要求3所述的半导体器件，其特征在于，所述延伸部和所述第二部分在所述Y方向上的长度均为所述漂移区在所述Y方向上的长度的四分之一到四分之三。
6.如权利要求3或5所述的半导体器件，其特征在于，所述延伸部在所述X方向上的宽度为W1µm，所述第二部分在所述X方向上的宽度为W2µm，所述有源区在所述X方向上的宽度为Dµm，其中0.18<W1<
，0.18<W2<
。
7.如权利要求6所述的半导体器件，其特征在于，所述延伸部的数量为N1，所述第二部分的数量为N2，其中1<N1<
，1<N2<
，且N1和N2均为整数。
8.如权利要求1所述的半导体器件，其特征在于，还包括形成于所述沟道区中的体区，且所述体区与所述源区接触。
9.如权利要求8所述的半导体器件，其特征在于，所述钝化层中还形成有体区插塞、漏区插塞和栅极插塞，所述体区插塞与所述体区和所述第一部分电性连接，所述漏区插塞与所述漏区电性连接，所述栅极插塞与所述栅极多晶硅层电性连接。
10.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
形成漂移区和沟道区位于所述衬底中，形成源区和漏区分别位于所述沟道区和所述漂移区中，形成场氧化层位于所述漂移区的部分表面上，且位于所述源区和所述漏区之间，形成栅极多晶硅层位于所述源区和所述漏区之间的所述衬底上，所述栅极多晶硅层靠近所述场氧化层的侧面具有若干沿Y方向延伸的延伸部，且所述延伸部沿X方向排列，相邻两个所述延伸部之间具有第一间隙，且所述延伸部位于所述场氧化层上；
形成钝化层覆盖所述衬底、所述场氧化层和所述栅极多晶硅层，且所述钝化层中形成有贯穿所述钝化层的源极插塞，所述源极插塞与所述源区电性连接；以及，
形成金属布线层，包括第一金属图案，所述第一金属图案与所述源极插塞电性连接，所述第一金属图案包括第一部分和若干第二部分，所述第二部分与所述第一部分靠近所述栅极多晶硅层的侧面连接，所述第一部分与所述源极插塞电性连接，且所述第二部分沿所述Y方向延伸且沿所述X方向排列，相邻两个所述第二部分之间具有第二间隙，所述第二部分位于所述延伸部上方，且所述第二部分在所述衬底上的投影和所述延伸部在所述衬底上的投影错位或部分重叠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210989705.5A CN115064596B (zh) | 2022-08-18 | 2022-08-18 | 半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210989705.5A CN115064596B (zh) | 2022-08-18 | 2022-08-18 | 半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115064596A true CN115064596A (zh) | 2022-09-16 |
| CN115064596B CN115064596B (zh) | 2022-11-04 |
Family
ID=83207357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210989705.5A Active CN115064596B (zh) | 2022-08-18 | 2022-08-18 | 半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115064596B (zh) |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee after: Yuexin Semiconductor Technology Co.,Ltd. Address before: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder |