CN118016715A - 功率半导体器件及其制造方法 - Google Patents
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Abstract
本公开提供了一种功率半导体器件及其制造方法，功率半导体器件中的屏蔽栅和控制栅位于同一沟槽中，所有控制栅通过第一导电连接层进行连接，不需要设置单独的控制栅沟槽，减少版次，降低成本，并且与传统屏蔽栅工艺兼容，减小了工艺复杂度。控制栅位于屏蔽栅的四周，使得在第一方向和第二方向上相邻的沟槽均能通过电流，大大降低了导通电阻。屏蔽栅通过第二导电连接层直接与源极电连接，避免了高速开关应用中的开启不均匀的问题，提高了可靠性。同时矩形片状的屏蔽栅的长度减小，使得屏蔽栅的寄生电阻得到有效减小，从而降低寄生电阻带来的延时。
Description
技术领域
本公开涉及半导体器件技术领域，特别涉及一种功率半导体器件及其制造方法。
背景技术
开关电源、DC-DC、AC-DC等电源管理电路中常采用功率半导体器件实现电能转换与控制等功能。VDMOS(Vertical double-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)场效应晶体管因优越的开关性能及高输入阻抗而被广泛采用。VDMOS场效应晶体管包括在半导体层表面上形成的源区和在半导体衬底表面形成的漏区，在导通状态下，电流主要沿着半导体衬底的深度方向纵向流动。
随着制造工艺的提升，屏蔽栅MOSFET器件的元胞宽度尺寸不断减小，增加了元胞密度但是增加了极间的寄生电阻。功率半导体器件通常应用于高频开关场景，故寄生电阻会带来额外的开关损耗，而开关损耗又由栅漏电容直接决定。屏蔽栅MOSFET器件通过体内场板(屏蔽栅)辅助耗尽半导体层能够增加半导体层的掺杂浓度、降低导通电阻，同时栅漏电极之间又有屏蔽介质层隔开，从而减小了栅漏电容，提高了开关速度，降低了开关损耗。因此在设计功率半导体器件时，需要对功率半导体器件的导通电阻及栅漏电容参数这一矛盾关系进行折衷考虑。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件及其制造方法，以优化导通电阻。
根据本发明的第一方面，提供一种功率半导体器件，包括：
衬底，包括相对的第一表面和第二表面；
位于所述衬底第一表面的半导体层；
位于所述半导体层中的多个沟槽，所述多个沟槽阵列排布；
位于每个沟槽内的屏蔽栅介质层、屏蔽栅、控制栅介质层、控制栅；
位于所述半导体层中的体区，所述体区邻近所述多个沟槽的上部；
位于所述体区中的源区；
与所述源区和所述屏蔽栅电连接的源极电极；
位于所述衬底的第二表面的漏极电极；以及
与所述控制栅电连接的栅极电极，
其中，所述屏蔽栅位于所述沟槽的中心区域，所述控制栅位于所述屏蔽栅的四周，所述屏蔽栅介质层覆盖所述沟槽的底部和一部分侧壁并将所述屏蔽栅与所述半导体层隔开，所述控制栅介质层覆盖所述沟槽的剩余部分侧壁以及屏蔽栅介质层和屏蔽栅并将所述控制栅和所述屏蔽栅隔开以及将所述控制栅与所述半导体层隔开。
可选地，所述沟槽的俯视图形为矩形，所述沟槽的宽度与长度的比值为1:1.2～1:2。
可选地，所述沟槽的宽度与长度的比值为1:1.5。
可选地，所述多个沟槽为矩阵式阵列排布或者菱形式阵列排布。
可选地，所述沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述沟槽的宽度的四分之一，且小于或者等于所述沟槽的宽度的二分之一。
可选地，所述沟槽的宽度为1.1μm～4.5μm，所述沟槽的深度为5μm～20μm，相邻两个沟槽之间的间距为0.5μm～5μm。
可选地，所述沟槽的宽度为1.1μm～3.6μm。
可选地，所述屏蔽栅介质层的厚度为3800埃-20000埃，所述屏蔽栅距离所述半导体层第一表面的距离为0μm～1.5μm。
可选地，所述控制栅的深度为0.4μm～1.5μm，所述控制栅的宽度为0.2μm～1μm，所述控制栅距离所述半导体层的第一表面的距离为0μm～0.2μm，所述控制栅介质层的厚度为600埃～3000埃。
可选地，还包括：
第一导电连接层，将沟槽中的控制栅与所述栅极电极连接；以及
第二导电连接层，将沟槽中的屏蔽栅和源区与所述源极电极连接。
可选地，所述第一导电连接层和所述第二导电连接层为金属。
可选地，还包括：
第一介质层，覆盖所述半导体层和所述沟槽的表面，所述第一介质层中包括第一接触孔、第二接触孔和第三接触孔，
所述第一接触孔贯穿所述第一介质层并到达所述屏蔽栅表面，
所述第二接触孔贯穿所述第一介质层并到达所述源区表面，所述第一接触孔和所述第二接触孔中以及所述第一接触孔和所述第二接触孔之间的第一介质层表面形成所述第二导电连接层，
所述第三接触孔贯穿所述第一介质层并到达所述控制栅表面，所述第三接触孔中和相邻第三接触孔之间的第一介质层表面形成所述第一导电连接层；
第二介质层，位于所述第一导电连接层上以及所述第一导电连接层与所述第二导电连接层之间的所述第一介质层表面，
所述源极电极位于所述第二介质层和所述第二导电连接层上并与所述第二导电连接层连接，所述栅极电极位于所述第一导电连接层上并与所述第一导电连接层连接。
根据本发明的另一方面，提供一种功率半导体器件的制造方法，包括：
在衬底的第一表面形成半导体层；
在所述半导体层中形成多个沟槽，所述多个沟槽阵列排布；
在所述多个沟槽内形成屏蔽栅介质层、屏蔽栅、控制栅介质层、控制栅；
在所述半导体层中形成体区，所述体区邻近所述多个沟槽的上部；
在所述体区中形成源区；
形成与所述源区和所述屏蔽栅电连接的源极电极；
在所述衬底的第二表面形成漏极电极；以及
形成与所述控制栅电连接的栅极电极，
其中，所述屏蔽栅位于所述沟槽的中心区域，所述控制栅位于所述屏蔽栅的四周，所述屏蔽栅介质层覆盖所述沟槽的底部和一部分侧壁并将所述屏蔽栅与所述半导体层隔开，所述控制栅介质层覆盖所述沟槽的剩余部分侧壁以及屏蔽栅介质层和屏蔽栅并将所述控制栅和所述屏蔽栅隔开以及将所述控制栅与所述半导体层隔开。
可选地，所述沟槽的俯视图形为矩形，所述沟槽的宽度与长度的比值为1:1.2～1:2。
可选地，所述沟槽的宽度与长度的比值为1:1.5。
可选地，所述多个沟槽为矩阵式阵列排布或者菱形式阵列排布。
可选地，所述沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述沟槽的宽度的四分之一，且小于或者等于所述沟槽的宽度的二分之一。
可选地，所述沟槽的宽度为1.1μm～4.5μm，所述沟槽的深度为5μm～20μm，相邻两个沟槽之间的间距为0.5μm～5μm。
可选地，所述沟槽的宽度为1.1μm～3.6μm。
可选地，所述屏蔽栅介质层的厚度为3800埃-20000埃，所述屏蔽栅距离所述半导体层第一表面的距离为0μm～1.5μm。
可选地，所述控制栅的深度为0.4μm～1.5μm，所述控制栅的宽度为0.2μm～1μm，所述控制栅距离所述半导体层的第一表面的距离为0μm～0.2μm，所述控制栅介质层的厚度为600埃～3000埃。
可选地，还包括：
形成将沟槽中的控制栅与所述栅极电极连接的第一导电连接层；以及
形成将沟槽中的屏蔽栅和源区与所述源极电极连接的第二导电连接层。
可选地，所述第一导电连接层和所述第二导电连接层为金属。
可选地，还包括：
形成覆盖所述半导体层和所述沟槽的表面的第一介质层，所述第一介质层中包括第一接触孔、第二接触孔和第三接触孔，
所述第一接触孔贯穿所述第一介质层并到达所述屏蔽栅表面，
所述第二接触孔贯穿所述第一介质层并到达所述源区表面，所述第一接触孔和所述第二接触孔中以及所述第一接触孔和所述第二接触孔之间的第一介质层表面形成所述第二导电连接层，
所述第三接触孔贯穿所述第一介质层并到达所述控制栅表面，所述第三接触孔中和相邻第三接触孔之间的第一介质层表面形成所述第一导电连接层；
形成位于所述第一导电连接层上以及位于所述第一导电连接层与所述第二导电连接层之间的所述第一介质层表面的第二介质层，
所述源极电极位于所述第二介质层和所述第二导电连接层上并与所述第二导电连接层连接，所述栅极电极位于所述第一导电连接层上并与所述第一导电连接层连接。
本发明实施例提供的功率半导体器件及其制造方法，功率半导体器件中的屏蔽栅和控制栅位于同一沟槽中，所有控制栅通过第一导电连接层进行连接，不需要设置单独的控制栅沟槽，减少版次，降低成本，并且与传统屏蔽栅工艺兼容，减小了工艺复杂度。
进一步地，屏蔽栅通过第二导电连接层直接与源极电极电连接，避免了高速开关应用中的开启不均匀的问题，提高了可靠性。同时矩形片状的屏蔽栅的长度减小，使得屏蔽栅的寄生电阻得到有效减小，从而降低寄生电阻带来的延时。
进一步地，沟槽的宽度和长度的比例为1:1.2～1:2，增加了沟槽的长度，可以避免第一接触孔、第二接触孔存在的光刻胶附着区域小的情况，减小了工艺加工难度。并且当功率半导体器件应用于中高压时，也可以避免因沟槽深度增加造成屏蔽栅填充难、容易出现空洞等问题，提高了功率半导体器件的可靠性和一致性。
进一步地，控制栅位于屏蔽栅的四周，使得在第一方向和第二方向上相邻的沟槽均能通过电流，大大降低了导通电阻。
进一步地，沟槽的俯视图形采用圆角矩形，且圆角的半径大于或者等于沟槽的宽度的四分之一，且小于或者等于沟槽的宽度的二分之一，可以避免功率半导体器件开启时局部电子积聚导致的过流失效。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本公开实施例提供的功率半导体器件的版图布局示意图；
图2示出根据本公开第一实施例提供的功率半导体器件的部分版图的放大示意图；
图3a示出图2所示的功率半导体器件的俯视图沿AA’线截取的剖面示意图；
图3b示出图2所示的功率半导体器件的俯视图沿BB’线截取的剖面示意图；
图3c示出图2所示的功率半导体器件的导电连接层端部的剖面示意图；
图4示出根据本公开第二实施例提供的功率半导体器件的部分版图的放大示意图；
图5示出根据本公开第三实施例提供的功率半导体器件的部分版图的放大示意图；
图6a至图6f示出本公开第一、二、三实施例提供的功率半导体器件制造方法不同阶段的剖面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本公开提供的功率半导体器件及其制造方法，可以进一步优化屏蔽栅型功率半导体器件的导通电阻，并解决条型沟槽布局所存在的沟道密度小的问题。进一步地，若将屏蔽栅沟槽与控制栅沟槽分开设置，虽然可以通过控制栅沟槽正交排布的方式增加沟道密度，但控制栅沟槽和屏蔽栅沟槽增加了工艺加工复杂度、难度；同时控制栅沟槽和屏蔽栅沟槽的宽度和深度不同，生产制造过程中需要增加版次才能实现，增加了加工成本；再者由于设计规则的限制，势必会增加功率半导体器件的元胞宽度，影响导通电阻的优化。
图1示出根据本公开实施例提供的功率半导体器件的版图布局示意图。图2示出根据本公开第一实施例提供的功率半导体器件的部分版图的放大示意图。图3a示出图2所示的功率半导体器件的俯视图沿AA’线截取的剖面示意图。图3b示出图2所示的功率半导体器件的俯视图沿BB’线截取的剖面示意图。图3c示出图2所示的功率半导体器件导电连接层端部的剖面示意图。在本公开中，功率半导体器件以沟槽型VDMOS器件为例进行说明，然而本公开并不限于此。
如图1所示，功率半导体器件的版图布局包括栅极电极区111、元胞区和终端区(包括过渡区及截止区)。元胞区包括多个矩形片状的沟槽101。终端区包括至少一个环形沟槽，例如包括两个环形沟槽，其中，最外围的环形沟槽例如为截止区，截止区通过短接第二类型掺杂区与漏极电极的电位相同，以此来隔离漏电，从而提升功率半导体器件的可靠性；过渡区为位于截止区和元胞区11之间的环形沟槽，电位部分接源极或全部浮空。
图2为图1中矩形框区域11的放大示意图。如图2所示，在第一实施例中，功率半导体器件的元胞区包括多个矩形片状的沟槽101，多个沟槽101为矩阵式阵列排布。可以理解的是，沟槽101的俯视形状呈矩形片状，沟槽101的深度沿着垂直于衬底的表面的方向延伸。示例性地，图2中示出的多个沟槽101沿第一方向(X方向)排列成一行，多行沟槽101沿第二方向(Y方向)平行排布，第一方向和第二方向垂直。每个沟槽101中的屏蔽栅103位于沟槽101的中心区域，控制栅102围绕在屏蔽栅103的四周。
以相邻的两行沟槽101为一组(示例性地，第一行与第二行为一组，第三行与第四行为一组...，若最后剩余一行可单独成组)，每组中位于同一列的相邻沟槽101的控制栅102之间通过沿第二方向延伸的第一部分第一导电连接层1221相连，每组的第一部分第一导电连接层1221再通过沿第一方向延伸的第二部分第一导电连接层1221相连；在每一组第二部分第一导电连接层1221的端部，所有组的第二部分第一导电连接层1221相连，进而使得所有沟槽101中的控制栅102之间都通过第一导电连接层1221电连接。需要说明的是，在第一导电连接层1221的端部(即元胞区的边缘)，体区107中不设置源区。可以理解的是，在其他实施例中，第一导电连接层1221也可以采用其他布局方式，只需要保证最终所有的沟槽101中的控制栅102都通过第一导电连接层1221电连接即可。
以上述相邻的两组中彼此相邻的两行沟槽101为一组(示例性地，第二行与第三行为一组，第四行与第五行为一组...，未成组的一行可单独成组)。其中，每组中的屏蔽栅103以及位于屏蔽栅103之间的源区之间通过沿第一方向延伸的第二导电连接层1222相连，在每一组的第二导电连接层1222的端部，所有组的第二导电连接层1222相连，进而使得所有沟槽101中的屏蔽栅103和源区之间通过第二导电连接层1222电连接。可以理解的是，在其他实施例中，第二导电连接层1222也可以采用其他布局方式，只需要保证最终所有的沟槽101中的屏蔽栅103和源区之间通过第二导电连接层1222电连接即可。
示例性地，沟槽101的俯视形状为矩形，沟槽101的宽度a与长度b的比值为1:1.2～1:2，在优选的实施例中，沟槽101的宽度a与长度b的比值为1:1.5。
在可替代的实施例中，沟槽101的俯视形状的矩形至少包括一个圆角。圆角的半径R大于或者等于沟槽101的宽度a的四分之一，且小于或者等于沟槽101的宽度a的二分之一。示例性地，沟槽101的俯视形状为圆角矩形，每个圆角的半径尺寸例如相同。进一步地，沟槽101的宽度a与长度b的比值为1:1.2～1:2，在优选的实施例中，沟槽101的宽度a与长度b的比值为1:1.5。
结合图3a、图3b、图3c所示，功率半导体器件包括：衬底110，位于衬底110的第一表面上的半导体层109，位于半导体层109中的多个沟槽101，位于每个沟槽101内的屏蔽栅介质层105、屏蔽栅103、控制栅介质层104、控制栅102，位于半导体层109中的体区107，位于体区107中的源区108，与源区108和屏蔽栅103电连接的源极电极121，与控制栅102电连接的栅极电极111，以及位于衬底110的第二表面的漏极电极123。其中，第一表面和第二表面相对。
进一步地，屏蔽栅103位于沟槽101的中心区域，控制栅102位于屏蔽栅103的四周，屏蔽栅介质层105覆盖沟槽101的底部和一部分侧壁并将屏蔽栅103与半导体层109隔开，控制栅介质层104覆盖沟槽101的剩余部分侧壁以及屏蔽栅介质层105和屏蔽栅103的表面并将控制栅102和屏蔽栅103隔开，以及将控制栅102和半导体层109隔开。控制栅介质层104还可以覆盖源区108的表面。示例性地，沟槽101的深度为5μm～20μm，宽度为1.1μm～4.5μm，相邻沟槽101之间的间距d1为0.5μm～5μm，屏蔽栅介质层105的厚度为3800埃～20000埃，屏蔽栅103距离半导体层109的第一表面的距离为0μm～1.5μm；控制栅102的深度为0.4μm～1.5μm，宽度为0.2μm～1μm，控制栅102距离半导体层109的第一表面的距离为0μm～0.2μm，控制栅介质层104的厚度为600埃～3000埃。
进一步地，功率半导体器件还包括第一介质层106a、第一导电连接层1221、第二导电连接层1222。第一介质层106a覆盖半导体层109和沟槽101(包括沟槽101内的屏蔽栅103、控制栅102、控制栅介质层104)的表面。多个沟槽101中的控制栅102通过贯穿第一介质层106a到达控制栅102表面的第一导电连接层1221电连接，栅极电极111与第一导电连接层1221电连接。多个沟槽101中的屏蔽栅103和源区108通过贯穿第一介质层106a到达屏蔽栅103和源区108表面的第二导电连接层1222电连接，源极电极121与第二导电连接层1222电连接。需要说明，第一导电层1221和第二导电层1222不接触，栅极电极111与源极电极121不接触。
进一步地，功率半导体器件还包括第二介质层106b，位于第一导电连接层1221上以及第一导电连接层1221与第二导电连接层1222之间的第一介质层106a表面，以将源极电极121与第一导电连接层1221隔开。
第一介质层106a中包括第一接触孔、第二接触孔和第三接触孔(图中未示出)。第一接触孔贯穿第一介质层106a并到达屏蔽栅103表面，第二接触孔贯穿第一介质层106a并到达源区108的表面，第二导电连接1222位于第一接触孔和第二接触孔中以及第一接触孔和第二接触孔之间的第一介质层106a的表面。第三接触孔贯穿第一介质层106a并到达控制栅102表面，第一导电连接层1221位于第三接触孔中和相邻第三接触孔之间的第一介质层106a的表面。
衬底110可以是硅衬底，其掺杂类型为第一掺杂类型，例如N型掺杂，该硅衬底纵向例如均匀掺杂。
半导体层109可以是位于衬底110的第一表面上的外延层，其掺杂类型为第一掺杂类型，例如N型掺杂。半导体层109具有相对的第一表面和第二表面。
多个沟槽101从半导体层109的第一表面向下延伸。示例性地，沟槽101的深度为5μm～20μm。沟槽101的宽度为1.1μm～4.5μm。在优选的实施例中，沟槽101的宽度为1.1μm～3.6μm。相邻两个沟槽101之间的间距d1为0.5μm～5μm。
进一步地，控制栅102的掺杂类型为第一掺杂类型，例如为高浓度的N型掺杂的多晶硅层，使得多晶硅的电阻降低到5-20欧姆/方块。屏蔽栅103的掺杂类型为第一掺杂类型，例如为高浓度的N型掺杂的多晶硅层，使得多晶硅的电阻降低到5-20欧姆/方块。
体区107从半导体层109的第一表面向下延伸，位于相邻沟槽101之间，具有第二掺杂类型，例如为P型掺杂。源区108位于体区107中且具有第一掺杂类型，例如为N型掺杂。
第一介质层106a和覆盖介质层106可以是未掺杂的硅玻璃(USG，Undoped SiliconGlass)和掺杂硼磷硅玻璃(BPSG，Boronphosphorus-doped Silicon Glass)的组合，第一介质层106a的厚度为2000埃～12000埃，覆盖介质层106的厚度为4000埃～8000埃。导电连接层122的材料可以为多晶硅、钛、氮化钛、钨、铝硅或者铝铜。第一接触113、第二接触114、第三接触115、源极电极121、栅极电极111、漏极电极123的材料可以为钛、氮化钛、铝硅或者铝铜。
控制栅介质层104和屏蔽栅介质层105可以是二氧化硅、氮化硅或者两者的组合中的任意一种，其材料可以相同也可以不同。
第一实施例的功率半导体器件中的屏蔽栅通过第二导电连接层直接与源极电极电连接，避免了高速开关应用中的开启不均匀的问题，提高了可靠性。同时矩形片状的屏蔽栅的长度减小，使得屏蔽栅的寄生电阻得到有效减小，从而降低寄生电阻带来的延时。
进一步地，沟槽的宽度和长度的比例为1:1.2～1:2，增加了沟槽的长度，可以避免第一接触孔、第二接触孔存在的光刻胶附着区域小的情况，减小了工艺加工难度。并且当功率半导体器件应用于中高压时，也可以避免因沟槽深度增加造成屏蔽栅填充难、容易出现空洞等问题，提高了功率半导体器件的可靠性和一致性。
进一步地，控制栅位于屏蔽栅的四周，使得在第一方向和第二方向上相邻的沟槽均能通过电流，大大降低了导通电阻。
进一步地，沟槽的俯视图形采用圆角矩形，且圆角的半径大于或者等于沟槽的宽度的四分之一，且小于或者等于沟槽的宽度的二分之一，可以避免功率半导体器件开启时局部电子积聚导致的过流失效。
进一步地，屏蔽栅和控制栅位于同一沟槽中，所有控制栅通过第一导电连接层进行连接，不需要设置单独的控制栅沟槽，减少版次，降低成本，并且与传统屏蔽栅工艺兼容，减小了工艺复杂度。
图4示出根据本公开第二实施例提供的功率半导体器件的部分版图的放大示意图。
如图4所示，示出第二实施例提供的功率半导体器件的元胞区中的部分版图。第二实施例提供的功率半导体器件相对于第一实施例中的功率半导体器件的区别在于第一导电连接层1221的布局不同。
在第二实施例中，以相邻的两行沟槽101为一组，每组中相邻的两列的四个沟槽101的控制栅102之间通过第一部分第一导电连接层1221相连，每组最外侧的两个沟槽101的控制栅102之间通过第二部分第一导电连接层1221相连；在每一组第一导电连接层1221的端部，所有组的第二部分第一导电连接层1221相连，进而使得所有沟槽101中的控制栅102之间都通过第一导电连接层1221电连接。可以理解的是，在其他实施例中，第一导电连接层1221也可以采用其他布局方式，只需要保证最终所有的沟槽101中的控制栅102都通过第一导电连接层1221电连接即可。
图5示出根据本公开第三实施例提供的功率半导体器件的部分版图的放大示意图。
如图5所示，示出第三实施例提供的功率半导体器件的元胞区中的部分版图。功率半导体器件的元胞区包括多个矩形片状的沟槽101。进一步地，多个沟槽101交错地呈菱形式阵列排布。示例性地，相邻行的沟槽101交错设置，相邻列的沟槽101交错设置。
在第三实施例中，以相邻的两列沟槽101为一组，每组中第一列沟槽101中的相邻沟槽101的控制栅102之间通过沿第二方向延伸的第一部分第一导电连接层1221相连，每组中第二列沟槽101和相邻的第一列沟槽101的控制栅102之间通过沿第一方向延伸的第二部分第一导电连接层1221相连；在每一组第一导电连接层1221的端部，所有组的第一导电连接层1221相连，进而使得所有沟槽101中的控制栅102之间都通过第一导电连接层1221电连接。可以理解的是，在其他实施例中，第一导电连接层1221也可以采用其他布局方式，只需要保证最终所有的沟槽101中的控制栅102都通过第一导电连接层1221电连接即可。
以相邻的两列沟槽101为一组，每组中第二列沟槽101中的相邻沟槽101的屏蔽栅102和彼此之间的源区108之间通过沿第二方向延伸的第二导电连接层1222相连。第二导电连接层1222还包括沿第一方向且朝向每组中第一列沟槽101的方向设置的突出部，突出部还与位于第一列和第二列沟槽101之间的源区108相连。可以理解的是，在其他实施例中，第二导电连接层1222也可以采用其他布局方式，只需要保证最终沟槽101中的屏蔽栅103和源区108之间通过第二导电连接层1222电连接即可。
图6a至图6f示出本公开第一、二、三实施例提供的功率半导体器件制造方法不同阶段的剖面示意图。
本公开提供的功率半导体器件的制造方法可以制备得到上述第一实施例、第二实施例、第三实施例中的功率半导体器件。需要说明的是，本公开下述的功率半导体器件的制造步骤只是示意性的，并不局限于此。
制造方法包括如下步骤：
如图6a所示，在衬底110上形成半导体层109，以及在半导体层109中形成多个沟槽101。
示例性地，衬底110具有相对的第一表面和第二表面。在衬底110的第一表面上形成半导体层109。衬底110可以是硅衬底，其掺杂类型为第一掺杂类型，例如N型掺杂，该硅衬底纵向例如均匀掺杂。半导体层109可以是在衬底110上形成的外延层，两者掺杂类型相同。半导体层109具有相对的第一表面和第二表面。
具体的，在半导体层109的第一表面沉积一层硬掩模，硬掩模可以是二氧化硅或者氮化硅或者两者的组合。接着采用等离子刻蚀等工艺从半导体层109的第一表面向下刻蚀形成多个沟槽101。沟槽101的深度为5μm～20μm，沟槽101的宽度为1.1μm～4.5μm。在优选的实施例中，沟槽101的宽度为1.1μm～3.6μm。相邻两个沟槽101之间的间距d1为0.5μm～5μm。
进一步地，沟槽101的俯视形状为矩形，沟槽101的宽度a与长度b的比值为1:1.2～1:2，在优选的实施例中，沟槽101的宽度a与长度b的比值为1:1.5。
在可替代的实施例中，沟槽101的俯视形状的矩形至少包括一个圆角。圆角的半径R大于或者等于沟槽101的宽度a的四分之一，且小于或者等于沟槽101的宽度a的二分之一。示例性地，沟槽101的俯视形状为圆角矩形，每个圆角的半径尺寸例如相同。进一步地，沟槽101的宽度a与长度b的比值为1:1.2～1:2，在优选的实施例中，沟槽101的宽度a与长度b的比值为1:1.5。
在其他实施例中，例如还可以在沟槽101中生长一层牺牲氧化层来修复刻蚀过程中造成的晶格损伤，之后采用湿法刻蚀去除牺牲氧化层。进一步地，生长牺牲氧化层的温度为900℃～1000℃，牺牲氧化层的厚度为200埃～2000埃。
如图6b所示，在多个沟槽101内形成屏蔽栅介质层105、屏蔽栅103，屏蔽栅103位于沟槽101的中心区域，屏蔽栅介质层105覆盖沟槽101的底部和一部分侧壁并将屏蔽栅103与半导体层109隔开。
示例性地，通过热氧化的方式在沟槽101的侧壁和底部以及半导体109的第一表面上生长一层氧化层形成屏蔽栅介质层105。屏蔽栅介质层105的厚度为3800埃～20000埃。热氧化形成屏蔽栅介质层105的温度为900℃～1150℃。接着在屏蔽栅介质层105的表面及沟槽101中淀积多晶硅，之后对多晶硅进行刻蚀以去除半导体层109上的多晶硅，并保留沟槽101内的多晶硅以形成屏蔽栅103。其中，屏蔽栅103距离半导体层109第一表面的距离为0μm～1.5μm。接着去除半导体层109的第一表面的氧化层以及沟槽101内的部分氧化层以形成屏蔽介质层105。
进一步地，为了减小作为屏蔽栅103的多晶硅的寄生电阻，一般会对多晶硅进行高浓度的N型掺杂，使得多晶硅的电阻降低到5～20欧姆/方块。
进一步地，屏蔽栅介质层105还可以通过LPCVD(Low Pressure Chemical VaporDeposition，低压化学气相沉积)或者SACVD(Sub-atmospheric Chemical VaporDeposition，次大气压化学气相沉积)或者PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积)直接淀积；也可以热氧化一部分厚度，然后再通过LPCVD或者SACVD或者PECVD淀积剩余的厚度。随后通过高温900℃～1150℃，增密这部分淀积的氧化层。
如图6c所示，在多个沟槽101内形成控制栅介质层104、控制栅102，控制栅102位于屏蔽栅103的四周，控制栅介质层104覆盖沟槽101的剩余部分侧壁以及屏蔽栅介质层105、屏蔽栅103、半导体层109的第一表面并将控制栅102和屏蔽栅103隔开，以及将控制栅102和半导体层109隔开。控制栅102的深度为0.4μm～1.5μm，宽度为0.2μm～1μm，控制栅102距离半导体层109的第一表面的距离为0μm～0.2μm，控制栅介质层104的厚度为600埃～3000埃。
示例性地，通过热氧化的方式在沟槽101的侧壁、屏蔽栅介质层105的表面、屏蔽栅103的表面以及半导体109的第一表面上生长一层厚度为600埃～3000埃的氧化层形成控制栅介质层104。热氧化形成控制栅介质层的温度为900℃～1000℃。进一步地，控制栅介质层还可以通过LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)或者SACVD(Sub-atmospheric Chemical Vapor Deposition，次大气压化学气相沉积)或者PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)直接淀积；也可以热氧化一部分厚度，然后再通过LPCVD或者SACVD或者PECVD淀积剩余的厚度。随后通过高温900℃～1000℃，增密这部分淀积的氧化层。
接着在位于半导体层109的第一表面的控制栅介质层104表面及沟槽101中的空余区域淀积多晶硅，之后对多晶硅进行刻蚀以去除半导体层109上的多晶硅，并保留沟槽101内的多晶硅以形成控制栅102。半导体层109上方的控制栅介质层104可以全部去除或者保留100埃～300埃厚度，本实施例中例如保留部分厚度的控制栅介质层104。
进一步地，为了减小作为控制栅102的多晶硅的寄生电阻，一般会对多晶硅进行高浓度的N型掺杂，使得多晶硅的电阻降低到5～20欧姆/方块。
如图6d所示，在半导体层109中形成体区107，以及在体区107中形成源区108。其中，体区107从半导体层109的第一表面向内部延伸，位于相邻沟槽101之间。
示例性地，淀积光刻胶，曝光体区的光刻区域，从半导体层109的第一表面向下进行第二掺杂类型掺杂，例如注入P型掺杂类型的离子，并经过退火推结工艺形成具有第二掺杂类型的体区107。进一步地，体区107注入后的退火推结工艺可以是950℃～1150℃的退火或者是900℃～1150℃的快速热退火(RTA)。
之后曝光源区的光刻区域，在体区107内进行第一掺杂类型掺杂，例如注入N型掺杂类型的离子，并经过退火推结形成高浓度掺杂的具有第一掺杂类型的源区108。
在其他实施例中，形成体区107也可以采用普注(即对半导体层109全区域进行注入)。
在替代的实施例中，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂。
如图6e所示，在半导体层109和沟槽101的表面形成第一介质层106a。
首先去除半导体层109表面的栅介质层104。在半导体层109和沟槽101的表面形成第一介质层106a，第一介质层106a可以是NSG(无掺杂硅玻璃)或BPSG(硼磷硅玻璃)或者两者的组合，第一介质层106a的厚度为2000埃～12000埃。然后采用光刻和刻蚀形成贯穿第一介质层106a并到达屏蔽栅103表面的第一接触孔114、贯穿第一介质层106a并到达源区108表面的第二接触孔113以及贯穿第一介质层106a并到达控制栅102表面的第三接触孔115。
示例性地，淀积光刻胶，曝光接触孔区域，采用湿法或者干法刻蚀第一介质层106a，以形成第一接触孔114、第二接触孔113和第三接触孔115。
进一步地，例如还通过第二接触孔113注入高浓度的P型掺杂，并经过900℃～1100℃的快速热退火，在体区107中形成体区107的接触区(图中未示出)。
如图6f所示，形成第一导电连接层1221和第二导电连接层1222。
在第一接触孔114和第二接触孔113中以及二者之间的第一介质层106a的表面形成第二导电连接层1222，第二导电连接层1222连接源区108和屏蔽栅103。在第三接触孔115中和相邻第三接触孔115之间的第一介质层106a的表面形成第一导电连接层1221，第一导电连接层1221连接控制栅102。
进一步地，第一导电连接层1221和第二导电连接层1222是金属层，例如是钛、氮化钛和钨，但不限于此。第一导电连接层1221和第二导电连接层1222可以将对应的接触孔填满也可以不填满。例如本实施例中，在淀积金属层之后进行刻蚀，使得第一导电连接层1221和第二导电连接层1222未填满接触孔，仅覆盖接触孔的底部和侧壁。
接着在第一导电连接层1221上以及第一导电连接层1221与第二导电连接层1222之间的第一介质层106a的表面形成第二介质层106b。示例性地，第二介质层106b可以是NSG(无掺杂硅玻璃)和BPSG(硼磷硅玻璃)的组合，第二介质层106b厚度为4000埃～8000埃。
之后参见图3a、图3b、图3c所示，在第一导电连接层1221上形成与第一导电连接层1221连接的栅极电极111，以及在第二导电连接层1222和第二介质层106b上形成与第二导电连接层1222连接的源极电极121。在衬底110的第二表面形成漏极电极123。需要说明，栅极电极111与源极电极121不接触。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (24)
1.一种功率半导体器件，其特征在于，包括：
衬底，包括相对的第一表面和第二表面；
位于所述衬底第一表面的半导体层；
位于所述半导体层中的多个沟槽，所述多个沟槽阵列排布；
位于每个沟槽内的屏蔽栅介质层、屏蔽栅、控制栅介质层、控制栅；
位于所述半导体层中的体区，所述体区邻近所述多个沟槽的上部；
位于所述体区中的源区；
与所述源区和所述屏蔽栅电连接的源极电极；
位于所述衬底的第二表面的漏极电极；以及
与所述控制栅电连接的栅极电极，
其中，所述屏蔽栅位于所述沟槽的中心区域，所述控制栅位于所述屏蔽栅的四周，所述屏蔽栅介质层覆盖所述沟槽的底部和一部分侧壁并将所述屏蔽栅与所述半导体层隔开，所述控制栅介质层覆盖所述沟槽的剩余部分侧壁以及屏蔽栅介质层和屏蔽栅并将所述控制栅和所述屏蔽栅隔开以及将所述控制栅与所述半导体层隔开。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述沟槽的俯视图形为矩形，所述沟槽的宽度与长度的比值为1:1.2～1:2。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述沟槽的宽度与长度的比值为1:1.5。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述多个沟槽为矩阵式阵列排布或者菱形式阵列排布。
5.根据权利要求2所述的功率半导体器件，其特征在于，所述沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述沟槽的宽度的四分之一，且小于或者等于所述沟槽的宽度的二分之一。
6.根据权利要求1-5任一项所述的功率半导体器件，其特征在于，所述沟槽的宽度为1.1μm～4.5μm，所述沟槽的深度为5μm～20μm，相邻两个沟槽之间的间距为0.5μm～5μm。
7.根据权利要求6所述的功率半导体器件，其特征在于，所述沟槽的宽度为1.1μm～3.6μm。
8.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽栅介质层的厚度为3800埃-20000埃，所述屏蔽栅距离所述半导体层第一表面的距离为0μm～1.5μm。
9.根据权利要求1所述的功率半导体器件，其特征在于，所述控制栅的深度为0.4μm～1.5μm，所述控制栅的宽度为0.2μm～1μm，所述控制栅距离所述半导体层的第一表面的距离为0μm～0.2μm，所述控制栅介质层的厚度为600埃～3000埃。
10.根据权利要求1所述的功率半导体器件，其特征在于，还包括：
第一导电连接层，将沟槽中的控制栅与所述栅极电极连接；以及
第二导电连接层，将沟槽中的屏蔽栅和源区与所述源极电极连接。
11.根据权利要求10所述的功率半导体器件，其特征在于，所述第一导电连接层和所述第二导电连接层为金属。
12.根据权利要求10所述的功率半导体器件，其特征在于，还包括：
第一介质层，覆盖所述半导体层和所述沟槽的表面，所述第一介质层中包括第一接触孔、第二接触孔和第三接触孔，
所述第一接触孔贯穿所述第一介质层并到达所述屏蔽栅表面，
所述第二接触孔贯穿所述第一介质层并到达所述源区表面，所述第一接触孔和所述第二接触孔中以及所述第一接触孔和所述第二接触孔之间的第一介质层表面形成所述第二导电连接层，
所述第三接触孔贯穿所述第一介质层并到达所述控制栅表面，所述第三接触孔中和相邻第三接触孔之间的第一介质层表面形成所述第一导电连接层；
第二介质层，位于所述第一导电连接层上以及所述第一导电连接层与所述第二导电连接层之间的所述第一介质层表面，
所述源极电极位于所述第二介质层和所述第二导电连接层上并与所述第二导电连接层连接，所述栅极电极位于所述第一导电连接层上并与所述第一导电连接层连接。
13.一种功率半导体器件的制造方法，其特征在于，包括：
在衬底的第一表面形成半导体层；
在所述半导体层中形成多个沟槽，所述多个沟槽阵列排布；
在所述多个沟槽内形成屏蔽栅介质层、屏蔽栅、控制栅介质层、控制栅；
在所述半导体层中形成体区，所述体区邻近所述多个沟槽的上部；
在所述体区中形成源区；
形成与所述源区和所述屏蔽栅电连接的源极电极；
在所述衬底的第二表面形成漏极电极；以及
形成与所述控制栅电连接的栅极电极，
其中，所述屏蔽栅位于所述沟槽的中心区域，所述控制栅位于所述屏蔽栅的四周，所述屏蔽栅介质层覆盖所述沟槽的底部和一部分侧壁并将所述屏蔽栅与所述半导体层隔开，所述控制栅介质层覆盖所述沟槽的剩余部分侧壁以及屏蔽栅介质层和屏蔽栅并将所述控制栅和所述屏蔽栅隔开以及将所述控制栅与所述半导体层隔开。
14.根据权利要求13所述的功率半导体器件的制造方法，其特征在于，所述沟槽的俯视图形为矩形，所述沟槽的宽度与长度的比值为1:1.2～1:2。
15.根据权利要求14所述的功率半导体器件的制造方法，其特征在于，所述沟槽的宽度与长度的比值为1:1.5。
16.根据权利要求13所述的功率半导体器件的制造方法，其特征在于，所述多个沟槽为矩阵式阵列排布或者菱形式阵列排布。
17.根据权利要求14所述的功率半导体器件的制造方法，其特征在于，所述沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述沟槽的宽度的四分之一，且小于或者等于所述沟槽的宽度的二分之一。
18.根据权利要求13-17任一项所述的功率半导体器件的制造方法，其特征在于，所述沟槽的宽度为1.1μm～4.5μm，所述沟槽的深度为5μm～20μm，相邻两个沟槽之间的间距为0.5μm～5μm。
19.根据权利要求18所述的功率半导体器件的制造方法，其特征在于，所述沟槽的宽度为1.1μm～3.6μm。
20.根据权利要求13所述的功率半导体器件的制造方法，其特征在于，所述屏蔽栅介质层的厚度为3800埃-20000埃，所述屏蔽栅距离所述半导体层第一表面的距离为0μm～1.5μm。
21.根据权利要求13所述的功率半导体器件的制造方法，其特征在于，所述控制栅的深度为0.4μm～1.5μm，所述控制栅的宽度为0.2μm～1μm，所述控制栅距离所述半导体层的第一表面的距离为0μm～0.2μm，所述控制栅介质层的厚度为600埃～3000埃。
22.根据权利要求13所述的功率半导体器件的制造方法，其特征在于，还包括：
形成将沟槽中的控制栅与所述栅极电极连接的第一导电连接层；以及
形成将沟槽中的屏蔽栅和源区与所述源极电极连接的第二导电连接层。
23.根据权利要求22所述的功率半导体器件的制造方法，其特征在于，所述第一导电连接层和所述第二导电连接层为金属。
24.根据权利要求22所述的功率半导体器件的制造方法，其特征在于，还包括：
形成覆盖所述半导体层和所述沟槽的表面的第一介质层，所述第一介质层中包括第一接触孔、第二接触孔和第三接触孔，
所述第一接触孔贯穿所述第一介质层并到达所述屏蔽栅表面，
所述第二接触孔贯穿所述第一介质层并到达所述源区表面，所述第一接触孔和所述第二接触孔中以及所述第一接触孔和所述第二接触孔之间的第一介质层表面形成所述第二导电连接层，
所述第三接触孔贯穿所述第一介质层并到达所述控制栅表面，所述第三接触孔中和相邻第三接触孔之间的第一介质层表面形成所述第一导电连接层；
形成位于所述第一导电连接层上以及位于所述第一导电连接层与所述第二导电连接层之间的所述第一介质层表面的第二介质层，
所述源极电极位于所述第二介质层和所述第二导电连接层上并与所述第二导电连接层连接，所述栅极电极位于所述第一导电连接层上并与所述第一导电连接层连接。
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| CN202410092820.1A CN118016715A (zh) | 2024-01-23 | 2024-01-23 | 功率半导体器件及其制造方法 |
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| CN118016715A true CN118016715A (zh) | 2024-05-10 |
Family
ID=90951182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202410092820.1A Pending CN118016715A (zh) | 2024-01-23 | 2024-01-23 | 功率半导体器件及其制造方法 |
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2024
- 2024-01-23 CN CN202410092820.1A patent/CN118016715A/zh active Pending
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