CN111739928A - 功率半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 193
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 38
- 239000004020 conductor Substances 0.000 claims abstract description 199
- 239000000758 substrate Substances 0.000 claims description 35
- 210000000746 body region Anatomy 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000002131 composite material Chemical group 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 210000004027 cell Anatomy 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- 210000003850 cellular structure Anatomy 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum silicon copper Chemical compound 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种功率半导体器件及其制造方法，功率半导体器件的栅极导体分别位于沟槽上部的两侧，屏蔽导体位于栅极导体的下方区域，源极电极通过位于栅极导体之间的第二接触孔与屏蔽导体电连接，多个第二接触孔沿沟槽长度方向间隔设置，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种功率半导体器件及 其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、 VDMOS(Vertical double-diffused metal oxide semiconductor，垂直双扩散 金属氧化物半导体)场效应晶体管、LDMOS(Laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)场效应晶体管以及 IGBT(Insulated gate bipolar transistor，绝缘栅双极型晶体管)等。VDMOS 场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导 通状态下，电流主要沿着半导体衬底的纵向流动。
在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评 价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发 展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟 槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧 壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变 成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。 在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以 使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下 降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性 能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。
然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大， 栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进 一步发展了分裂栅沟槽(SplitGate Trench，缩写为SGT)型功率半导体器 件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧 化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损 耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共 同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了 降低表面电场(Reduced SurfaceField，缩写为RESURF)效应，进一步减 少导通电阻Rdson，从而降低导通损耗。
图1示出现有技术中功率半导体器件的截面图。如图1所示，所述 功率半导体器件包括半导体衬底101、位于所述半导体衬底101上的半 导体层102和位于所述半导体层102中的沟槽103，其中，所述沟槽103 包括位于沟槽下部侧壁上的屏蔽介质层104、位于沟槽下部的屏蔽导体 105、位于沟槽上部的栅极导体106、位于沟槽上部侧壁上的栅介质层107 以及位于所述屏蔽导体105和所述栅极导体106之间的隔离层108。所 述功率半导体器件还包括位于半导体层102中邻近沟槽上部的体区109、 位于体区109中的源区110、在体区109中进行浓度掺杂形成所述体区 109的接触区111、覆盖所述半导体层102的覆盖介质层112、以及与所 述接触区111连接的源极电极121。沟槽103通过体区109终止在漂移 区中，漂移区指的是半导体衬底101和体区109之间的半导体层102。 屏蔽导体105通过屏蔽介质层104和半导体层102隔开，栅极导体106 通过栅介质层107与半导体层102隔开。屏蔽导体105和栅极导体106 通过隔离层108隔开。屏蔽导体105通过屏蔽介质层104和漂移区构成 电荷耦合结构，当功率器件关断时，漂移区施加高电压，屏蔽导体施加 低电压，在屏蔽介质层104的表面耦合出空穴，耗尽漂移区，承受高电 压。通过提高承受的电压，可以增加了漂移区的浓度，降低导通电阻。
图2示出图1所示的功率半导体器件的版图示意图。其中，屏蔽导 体105通过接触孔113引出，经引线与器件的源极电极121连接在一起； 栅极导体106通过接触孔114(包括接触孔114a和114b)引出形成栅极 电极。由于屏蔽导体105位于沟槽103的中下部，栅极导体106位于沟 槽103的顶部。屏蔽导体105只在沟槽103的两端形成屏蔽导体105的 引出。在一般的制造工艺中，屏蔽导体105都采用多晶硅淀积而成，在 沟槽内屏蔽导体105的形状很窄。因此，在图2中，一个沟槽内屏蔽导 体105的接触孔113a和113b之间会产生很大寄生电阻。功率器件在高 速开关的过程中，寄生电阻会导致远离屏蔽导体引出位置的元胞有信号传输延迟，开关动作变慢。如果此时功率器件承受高压，就会出现瞬间 大电流，额外增加功率器件的功耗。同时，高压会引起动态的雪崩击穿， 会影响功率器件长久使用的可靠性。
为了解决器件在高速开关应用中出现元胞开关动作不同步，从而带 来的可靠性风险。在沟槽103中，调整了屏蔽导体105和栅极导体106 的位置，屏蔽导体105位于沟槽的中部，而栅极导体106位于沟槽上部 的左右两侧，如图3所示。这种结构可以直接在屏蔽导体105的顶部形 成屏蔽电极122，屏蔽导体可以在整个沟槽内直接和源极金属连接，极 大的降低了屏蔽导体105的寄生电阻。但是这种结构也带来了问题，屏 蔽导体105和栅极导体106在水平方向上通过介质层绝缘，两者有较大 的交叠面积，产生了寄生电容。由于屏蔽导体和源极连接，这部分寄生 电容成为了输入电容的一部分。当功率器件开通和关断的时候，需要对 这部分额外电容充放电，产生了额外的损耗。
随着电源工作频率越来越高，器件损耗大小和工作频率成正比，需 要考虑在保证可靠性的情况下，减小损耗。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件及其制 造方法。
根据本发明的第一方面，提供一种功率半导体器件，包括：衬底； 位于所述衬底上的半导体层；位于半导体层中的多个沟槽；位于半导体 层中的体区，所述体区邻近所述多个沟槽上部；位于所述体区中的源区； 位于所述多个沟槽内的屏蔽介质层，其中，所述屏蔽介质层覆盖所述沟 槽下部的侧壁和底部；位于所述沟槽内上部两侧的栅极导体；屏蔽导体， 所述屏蔽导体从所述沟槽底部延伸至所述栅极导体的下方区域；栅极电 极，与所述栅极导体电连接；源极电极，与所述源区电连接；其中，所 述栅极导体与所述体区之间由栅介质层隔开；所述屏蔽导体与所述半导 体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔 开；所述源极电极还与部分所述屏蔽导体电连接。
优选地，所述功率半导体器件，其特征在于还包括：
第一接触孔，所述栅极电极通过所述第一接触孔与所述栅极导体电 连接；
第二接触孔，所述源极电极通过所述第二接触孔与所述屏蔽导体电 连接；
第三接触孔，所述源极电极通过所述第三接触孔与所述源区电连接。
优选地，所述第二接触孔贯穿所述隔离层至部分所述屏蔽导体的顶 部表面。
优选地，所述功率半导体器件包括沿沟槽长度方向划分的第一区域 和多个交替的第二区域和第三区域。
优选地，所述第一区域包括位于第一区域中的第一接触孔，所述第 一区域的所述屏蔽导体不与所述源极电极连接。
优选地，所述第二区域包括位于第二区域中的第二接触孔，所述源 极电极通过所述第二接触孔与所述屏蔽导体电连接，还包括位于所述第 二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触 孔与所述源区电连接。
优选地，所述第三区域包括位于所述第二区域和第三区域中的第三 接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接，所述 第三区域的所述屏蔽导体不与所述源极电极连接。
优选地，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距 离为20um～500um。
优选地，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质 层的厚度为600埃～3000埃。
优选地，所述沟槽的深度为1um～45um。
优选地，所述栅极导体的顶部表面与所述半导体层的第一表面之间 的距离为0um～0.2um。
优选地，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间 的距离为0.5um～1.5um。
优选地，所述栅极导体的深度为0.4um～1.5um。
优选地，单个第二接触孔沿沟槽长度方向的长度为1um-3um。
优选地，所述多个沟槽之间的间距为2um～9um。
优选地，所述第二接触孔和所述栅极导体之间的隔离层的厚度为 0.1um～2um。
优选地，屏蔽导体的宽度为0.4um～4um。
优选地，所述栅极导体和所述屏蔽导体为多晶硅。
优选地，所述功率半导体器件还包括：覆盖介质层，位于所述半导 体层的第一表面上，第一接触孔、第二接触孔、第三接触孔贯穿所述覆 盖介质层。
优选地，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型， 所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
优选地，所述功率半导体器件为MOS器件，所述半导体层为漏区。
优选地，述功率半导体器件为IGBT器件，所述半导体层为基极区。
优选地，所述功率半导体器件还包括：缓冲层，位于所述衬底和所 述半导体层之间。
优选地，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化 硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介 质层、栅介质层以及隔离层的材料相同或者不同。
根据本发明的另一方面，提供一种功率半导体器件的制造方法，包 括：在衬底上形成半导体层；在所述半导体层中形成多个沟槽；在所述 多个沟槽内形成屏蔽介质层，所述屏蔽介质层覆盖所述沟槽下部的侧壁 和底部；在所述沟槽内形成屏蔽导体，所述屏蔽导体部分从所述沟槽上 部延伸至底部；在所述沟槽内上部两侧形成栅极导体；在所述半导体层 中形成体区，所述体区邻近所述多个沟槽上部；在所述体区中形成源区； 形成与所述栅极导体电连接的栅极电极；形成与所述源区电连接的源极 电极；其中，所述栅极导体与所述体区之间由所述栅介质层隔开；所述 屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的 栅极导体由隔离层隔开；所述源极电极还与部分所述屏蔽导体电连接。
优选地，所述方法还包括：形成与所述栅极导体电连接的第一接触 孔，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；
形成与所述屏蔽导体电连接的第二接触孔，所述源极电极通过所述 第二接触孔与所述屏蔽导体电连接；
形成与所述源区电连接的第三接触孔，所述源极电极通过所述第三 接触孔与所述源区电连接。
优选地，所述第二接触孔贯穿所述隔离层至部分所述屏蔽导体的顶 部表面。
优选地，所述功率半导体器件包括沿沟槽长度方向划分的第一区域 和多个交替的第二区域和第三区域。
优选地，形成与所述栅极导体电连接的第一接触孔的步骤包括：在 第一区域内，在所述栅极导体上形成第一接触孔，其中，所述栅极电极 通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽 导体不与所述源极电极连接。
优选地，形成与所述屏蔽导体电连接的第二接触孔的步骤包括：在 第二区域内，在所述屏蔽导体上形成第二接触孔，其中，所述源极电极 通过所述第二接触孔与所述屏蔽导体电连接；以及在所述源区上形成第 三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接。
优选地，形成与源区电连接的第三接触孔的步骤包括：在第三区域 和第二区域内，在所述源区上形成第三接触孔，其中，所述源极电极通 过第三接触孔与所述源区电连接；所述第三区域的所述屏蔽导体不与所 述源极电极连接。
优选地，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距 离20um～500um。
优选地，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质 层的厚度为600埃～3000埃。
优选地，所述沟槽的深度为1um～45um。
优选地，所述栅极导体的顶部表面与所述半导体层的第一表面之间 的距离为0um～0.2um。
优选地，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间 的距离为0.5um～1.5um。
优选地，所述栅极导体的深度为0.4um～1.5um。
优选地，单个第二接触孔沿沟槽长度方向的长度为1um-3um。
优选地，所述多个沟槽之间的间距为2um～9um。
优选地，所述第二接触孔和所述栅极导体之间的隔离层的厚度为 0.1um～2um。
优选地，屏蔽导体的宽度为0.4um～4um。
优选地，所述栅极导体和所述屏蔽导体为多晶硅。
优选地，所述方法还包括：在所述半导体层的第一表面上形成覆盖 介质层，第一接触孔、第二接触孔以及第三接触孔贯穿所述覆盖介质层。
优选地，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型， 所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
优选地，所述功率半导体器件为MOS器件时，所述半导体层为漏 区。
优选地，所述功率半导体器件为IGBT器件时，所述半导体层为基 极区。
优选地，所述方法还包括：在所述衬底和所述半导体层之间形成缓 冲层。
优选地，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化 硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介 质层、栅介质层以及隔离层的材料相同或者不同。
本发明实施例提供的功率半导体器件及其制造方法，栅极导体分别 位于沟槽上部的两侧，屏蔽导体位于栅极导体的下方区域，源极电极通 过位于栅极导体之间的第二接触孔与屏蔽导体电连接，多个第二接触孔 沿沟槽长度方向间隔设置，减小了屏蔽导体的寄生电阻，使得寄生电阻 下降几十倍。
进一步地，第二接触孔仅设置在第二区域，可以减小电极间的寄生 电容，使得寄生电阻下降几十倍。
进一步地，与屏蔽导体连接的第二接触孔的位置集成在元胞内部， 减小了芯片的面积，提高了芯片的集成度。
进一步地，采用本发明实施例提供的功率半导体器件不仅可以减小 器件导通和关断时的开关损耗，同时减少器件的动态的雪崩发生，提高 器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1示出现有技术中功率半导体器件的截面图；
图2示出图1所示的功率半导体器件的版图示意图；
图3示出现有技术中另一功率半导体器件的立体剖面图；
图4示出根据本发明实施例提供的功率半导体器件的版图示意图；
图5示出图4所示的功率半导体器件的俯视图沿AA’线获取的截面 图；
图6示出图4所示的功率半导体器件的俯视图沿BB’线获取的截面 图；
图7示出图4所示的功率半导体器件的俯视图沿CC’线获取的截面 图；
图8a至图8e示出本发明实施例提供的功率半导体器件制造方法不 同阶段的立体剖面图；
图9示出本发明另一实施例提供的功率半导体器件的立体剖面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中， 相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中 的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描 述。
以下实施例中描述的功率半导体器件，一个沟槽内的屏蔽导体在沟 槽的纵向方向上具有多个引出位置，解决传统结构中屏蔽导体引出位置 在沟槽的纵向方向上的两端，两端距离过长导致屏蔽导体寄生电阻过大 的问题。
图4示出了本发明实施例提供的功率半导体器件的版图示意图；其 中，图5为图4所示的版图示意图中沿AA’线获取的截面图，图6为图 4所示俯视图中沿BB’线获取的截面图；图7为图4所示俯视图中沿CC’ 线获取的截面图。在该实施例中，功率半导体器件为沟槽型器件，可以 是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。 在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
在图5-图7中所示的功率半导体器件只包含了一个元胞结构，而实 际产品当中，元胞结构的数量可以为一个或者多个。参见图5-图7，所 述功率半导体器件包括半导体衬底201、位于所述半导体衬底201上的 半导体层202和位于所述半导体层202中的沟槽203。所述功率半导体 器件还包括位于沟槽203下部的屏蔽导体205、位于沟槽203上部左右 两侧的栅极导体206和夹在二者之间的隔离层208，以及位于沟槽203 下部侧壁和底部的屏蔽介质层204和位于沟槽203上部侧壁上的栅介质 层207。其中，屏蔽导体205从沟槽203底部延伸至所述沟槽203上部 两侧的栅极导体206下方区域。所述功率半导体器件还包括位于所述半 导体层202中的体区209以及位于体区内的源区210。
在本实施例中，半导体衬底201例如是硅衬底，其掺杂类型为第一 掺杂类型，例如N型，该硅衬底的纵向掺杂均匀。半导体衬底201具有 相对的第一表面和第二表面。半导体层202例如是在半导体衬底201上 形成的外延层202。半导体层202与半导体衬底201的掺杂类型相同。 半导体层202有相对的第一表面和第二表面。所述体区209为第二掺杂 类型，例如P型。所述源区210为第一掺杂类型，例如N型。
本实施例中，功率半导体器件为MOS器件，半导体层202为漏区。
所述屏蔽导体205与半导体层202之间由屏蔽介质层204隔开，所 述栅极导体206与体区209之间由栅介质层207隔开。
在本实施例中，屏蔽介质层204、栅介质层207以及隔离层208的 材料可以是二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意 一种，三者的材料可以相同也可以不同。
进一步地，在所述体区209内进行浓度掺杂形成所述体区209的接 触区211。所述体区209为第二掺杂类型，例如P型。
如图4所示，所述沟槽203沿功率半导体器件的横向方向X间隔设 置，并沿功率半导体器件的纵向方向Y延伸。
所述功率半导体器件还包括位于半导体层202的第一表面上的覆盖 介质层212以及贯穿覆盖介质层212的第一接触孔213、第二接触孔214 以及第三接触孔215；所述第一接触孔213贯穿所述覆盖介质层212延 伸至所述栅极导体206；所述第二接触孔214贯穿所述覆盖介质层212 和隔离层208延伸至所述屏蔽导体205；所述第三接触孔215贯穿所述 覆盖介质层212延伸至所述源区210。在所述覆盖介质层212上沉积金 属层，金属层填充所述第一接触孔213以形成栅极电极221；金属层填 充第二接触孔214以及第三接触孔215以形成与所述源区和所述屏蔽导 体电连接的源极电极222。
在本实施例中，覆盖介质层212可以是未掺杂的硅玻璃(USG， Undoped silicaglass)和掺杂硼磷的硅玻璃(BPSG，Borophosphorus-doped silica glass)。在本实施例中，金属层的材料可以为钛、氮化钛、铝铜、 铝硅铜或者铝硅。
如图4所示，所述功率半导体器件包括第一区域I、第二区域II和 第三区域III，其中，所述第一区域I、第二区域II以及第三区域III沿着 所述功率半导体器件的纵向方向Y划分，纵向方向Y即沟槽长度方向。 其中，所述第一区域I为栅极导体206的引线区域，第二区域II为屏蔽 导体205的引线区域，第三区域III为源区210的引线区域。
其中，所述第一接触孔213位于第一区域I中，第二接触孔214位 于所述第二区域II中，第三接触孔215位于第二区域II和第三区域III 中。具体地，所述沟槽203中的栅极导体206在沟槽203纵向延伸的一 端形成第一接触孔213；屏蔽导体205在沟槽203的纵向方向上间隔设 置多个第二接触孔214；源区210在源区210纵向延伸的一端至另一端 形成第三接触孔215。
屏蔽导体205在沟槽203的纵向方向上有多个引出位置，所述多个 引出位置分别和多个第二接触孔214一一对应，第二接触孔214贯穿隔 离层208至部分屏蔽导体205的顶部表面。
如图5所示，在第一区域I内，屏蔽导体205位于栅极导体206的 下方，且彼此隔离，栅极电极221通过第一接触孔213与栅极导体206 电连接。
如图6所示，在第二区域II内，在屏蔽导体的引出位置，第二接触 孔214贯穿沟槽203内两侧的栅极导体206之间隔离层208，延伸至所 述屏蔽导体205。源极电极222通过第二接触孔214与屏蔽导体204电 连接，还通过第三接触孔215与源区210电连接。
如图7所示，在第三区域III内，源极电极222通过第三接触孔215 与源区210电连接。
在本实施例中，沟槽203的深度为1um～45um，中心间距(即相邻沟 槽203之间的间距)为2um～9um，宽度为0.5um～6um。沟槽203的长度 以1.5mm为例进行描述。屏蔽导体205的宽度为0.25um，所述屏蔽导 体205的顶部表面与半导体层202的第一表面之间的距离为0.5um～1.5um。沿沟槽长度方向(即纵向方向)，多个第二接触孔214之间 的间隔距离为20um～500um。栅极导体206的深度为0.4～1.5um，其顶部 表面与半导体层202的第一表面之间的距离为0～0.2um。屏蔽介质层204 的厚度为1000埃～20000埃。栅介质层207的厚度为600埃～3000埃。 位于所述栅极导体206之间的第二接触孔214沿沟槽长度方向的长度一般为1um-3um。所述第二接触孔214和所述栅极导体206之间的隔离层 208的厚度为0.1um～2um。屏蔽导体205的宽度为0.4um～4um。
本发明实施例提供的功率半导体器件，栅极导体分别位于沟槽上部 的两侧，屏蔽导体位于栅极导体的下方区域，源极电极通过位于栅极导 体之间的第二接触孔与屏蔽导体电连接，多个第二接触孔沿沟槽长度方 向间隔设置，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。
进一步地，第二接触孔仅设置在第二区域，可以减小电极间的寄生 电容，使得寄生电阻下降几十倍。
进一步地，与屏蔽导体连接的第二接触孔的位置集成在元胞内部， 减小了芯片的面积，提高了芯片的集成度。
进一步地，当器件关断的时候，需要在屏蔽电极施加低电压。低电 压信号通过金属走线，会首先传导到屏蔽电极附近的元胞结构，而远离 屏蔽电极的元胞结构，由于寄生电阻的影响，信号的传输变慢，未完全 关断。此时如果器件承受高压，未完全关断的元胞结构会出现大电流， 高压和大电流，进一步增加了功耗。同时在未完全关断的元胞结构上施加高压，还会使这些元胞结构瞬间击穿，导致动态雪崩，引起可靠性问 题。当器件工作时，通过对栅电极寄生电容的充电和放电，使得器件开 通和关断。当器件的开关频率增加后，寄生电容充电和放电导致的损耗 就不可忽略。通过本实施例，有效的避免了上述屏蔽电极寄生电阻引起 的关断延迟的问题，也同时降低了栅电极寄生电容的额外功耗。
图8a-图8e示出了本发明实施例提供的功率半导体器件制造方法不 同阶段的立体剖面图。需要说明的是，功率半导体器件的制造步骤只是 示意性的，并不局限于此。
如图8a所示，在半导体衬底201上形成半导体层202。在半导体层 202的表面沉积二氧化硅或者氮化硅作为硬掩膜，采用等离子刻蚀等加 工方法，在半导体层202内刻蚀形成沟槽203。沟槽203的深度为1～45um， 中心间距为2～9um，宽度为0.5～6um。
在该实施例中，半导体衬底201例如是硅衬底，其掺杂类型为第一 掺杂类型，例如N型，该硅衬底的纵向掺杂均匀。半导体衬底201具有 相对的第一表面和第二表面。半导体层202例如是在半导体衬底201第 一表面上形成的外延层。半导体层202与半导体衬底201的掺杂类型相 同。半导体层202有相对的第一表面和第二表面。
进一步地，通过热氧化的方式在沟槽203内以及半导体层202的第 一表面上生长一层氧化层形成屏蔽介质层204。屏蔽介质层204的厚度 一般为1000埃～20000埃。热氧化的温度为900℃～1150℃。
优选地，屏蔽介质层204还可以通过LPCVD(Low Pressure Chemical VaporDeposition，低压化学气相沉积)或者SACVD(Sub-atmospheric Chemical VaporDeposition，次大气压化学气相沉积)或者PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体化学气相沉积)直接淀积； 也可以热氧化一部分厚度，然后在通过LPCVD或者SACVD或者 PECVD淀积剩余的厚度。随后通过高温900℃～1150℃温度，增密这部分淀积的氧化层。
如图8b所示，在屏蔽介质层204表面以及沟槽203中淀积多晶硅， 为了减小多晶硅的电阻，一般会对多晶硅进行高浓度的N型掺杂，使得 多晶硅的电阻降低到5～20欧姆/方块。对多晶硅进行刻蚀，去除半导体 层202上的多晶硅，保留沟槽203内的多晶硅。然后对沟槽203内的多 晶硅进行刻蚀形成屏蔽导体205，控制刻蚀的时间，使得屏蔽导体205 与半导体层202的第一表面之间的距离为0.5～1.5um。屏蔽导体205的 宽度为0.4um～4um。
去除表面光刻胶后，在表面淀积介质，把沟槽203内多晶硅顶部由 于刻蚀露出的空隙填满，在半导体层202第一表面形成一层氧化层(本 步骤没有出现在图例中)。采用CMP(化学机械抛光)的方法，去除半导体 层202第一表面的氧化层，最终控制在半导体层202第一表面剩余200～ 500埃的氧化层。
如图8c所示，淀积光刻胶，曝光后，光刻胶保留在沟槽203中多晶 硅顶部，且左右延伸0.1～0.5um，完全覆盖多晶硅顶部的氧化层(本光 刻图形没有出现在图例中)。采用干法或者湿法腐蚀氧化层，在沟槽203 的顶部左右两侧，腐蚀出的凹槽231。凹槽231的深度是0.4～1.5um， 宽度0.2～0.7um。
如图8d所示，去除表面光刻胶后，采用低温900～1000℃，生长一 层牺牲氧化层，厚度是200～1000埃，修复刻蚀过程中对硅表面的损坏， 湿法去除这层牺牲氧化后。采用低温900～1000℃生长500～1000埃的 栅氧化层207。在有些工艺中，也可以不生长这层牺牲氧化层，直接生 长栅氧化层207。淀积N型浓掺杂的多晶硅，通过刻蚀或者CMP的方 法，去除半导体层202表面的多晶硅，继续对凹槽231内多晶硅刻蚀形 成栅极导体206，之后形成隔离层208，栅极导体206的顶部表面与半导 体层202的第一表面之间的距离为0～2000埃。所述屏蔽导体205和所 述栅极导体206之间的隔离层208的厚度为0.1um～2um。
淀积光刻胶，曝光P型体区的光刻区域，进行P型掺杂(即注入P 型掺杂类型的离子)，经过950℃～1150℃、30～90分钟的退火或者 900℃～1150℃的快速退火，形成P型体区209。去除光刻胶后，再曝光 N型源区的光刻区域，进行N型浓掺杂(即注入N型浓掺杂的离子)，经 过850℃～1000℃、10～30分钟的退火形成N型浓掺杂的源区210。去 除光刻胶后，淀积覆盖介质层212，一般是NSG(无掺杂硅玻璃)和BPSG (硼磷硅玻璃)的复合介质层，整体厚度是4000～8000埃。
如图8e所示，淀积光刻胶，曝光，采用湿法或者干法刻蚀覆盖介质 层212，形成第一接触孔213(未在图中示出)、第二接触孔214以及第 三接触孔215，其中，第一接触孔213与栅极导体206连接，第二接触 孔214与屏蔽导体205连接，第三接触孔215与源区210连接。注入P 型浓掺杂，经过900～1100℃的快速退火，形成P型体区209的接触区 211。去除光刻胶后，在第一接触孔213、第二接触孔214以及第三接触 孔215中淀积钛、氮化钛和钨，形成钨栓，淀积金属，刻蚀形成栅极电 极221以及源极电极222。其中，栅极电极221与栅极导体206电连接， 源极电极222与源区210以及屏蔽导体205电连接。第二接触孔214贯 穿沟槽203内两侧的栅极导体206之间隔离层208，延伸至所述屏蔽导 体205。
为了更加清楚的说明，图8e沿BB’进行剖面获取的纵向示意图是图 6，沿CC’进行剖面获取的纵向示意图是图7。
在上述实施例中，半导体层202的掺杂类型为第一掺杂类型，源区 210的掺杂类型为第二掺杂类型，第一掺杂类型为N型掺杂，第二掺杂 类型为P型掺杂，形成N型的功率半导体器件。
在替代的实施例中，将半导体层202的掺杂类型与源区210的掺杂 类型互换，即，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂， 形成P型的功率半导体器件。
图9示出本发明另一实施例提供的功率半导体器件的立体剖面图。 该功率半导体器件为IGBI器件。与图8e所述的功率半导体器件相比， 主要区别点在于，在半导体衬底301和半导体层302之间形成缓冲层340， 以及在缓冲层340上形成其中，所述半导体层302为基极层。其中，半 导体衬底301例如是硅衬底，其掺杂类型为第一掺杂类型，例如P型， 采用P型注入或者扩散形成浓掺杂的P型衬底。缓冲层340的掺杂类型 为第二掺杂类型，例如N型，采用注入或者扩展形成N型缓冲层。
本实施例的其余方面与上一实施例相同，在此不再赘述。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有 的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述， 可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了 更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能 很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要 求书及其全部范围和等效物的限制。
Claims (48)
1.一种功率半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的半导体层；
位于半导体层中的多个沟槽；
位于半导体层中的体区，所述体区邻近所述多个沟槽上部；
位于所述体区中的源区；
位于所述多个沟槽内的屏蔽介质层，其中，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；
位于所述沟槽内上部两侧的栅极导体；
屏蔽导体，所述屏蔽导体从所述沟槽底部延伸至所述栅极导体的下方区域；
栅极电极，与所述栅极导体电连接；
源极电极，与所述源区电连接；
其中，所述栅极导体与所述体区之间由栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；
所述源极电极还与部分所述屏蔽导体电连接。
2.根据权利要求1所述的功率半导体器件，其特征在于，还包括：
第一接触孔，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；
第二接触孔，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接；
第三接触孔，所述源极电极通过所述第三接触孔与所述源区电连接。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述第二接触孔贯穿所述隔离层至部分所述屏蔽导体的顶部表面。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
5.根据权利要求4所述的功率半导体器件，其特征在于，所述第一区域包括位于第一区域中的第一接触孔，所述第一区域的所述屏蔽导体不与所述源极电极连接。
6.根据权利要求4所述的功率半导体器件，其特征在于，所述第二区域包括位于第二区域中的第二接触孔，所述第二接触孔贯穿所述隔离层至部分所述屏蔽导体的顶部表面，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接，还包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接。
7.根据权利要求4所述的功率半导体器件，其特征在于，所述第三区域包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接，所述第三区域的所述屏蔽导体不与所述源极电极连接。
8.根据权利要求6所述的功率半导体器件，其特征在于，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离为20um～500um。
9.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
10.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述沟槽的深度为1um～45um。
11.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
12.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
13.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述栅极导体的深度为0.4um～1.5um。
14.根据权利要求6所述的功率半导体器件，其特征在于，单个第二接触孔沿沟槽长度方向的长度为1um～3um。
15.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述多个沟槽之间的间距为2um～9um。
16.根据权利要求2-7中任一项所述的功率半导体器件，其特征在于，所述第二接触孔和所述栅极导体之间的隔离层的厚度为0.1um～2um。
17.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，屏蔽导体的宽度为0.4um～4um。
18.根据权利要求1-7中任一项所述的功率半导体器件，其特征在于，所述栅极导体和所述屏蔽导体为多晶硅。
19.根据权利要求7所述的功率半导体器件，其特征在于，还包括：
覆盖介质层，位于所述半导体层的第一表面上，第一接触孔、第二接触孔、第三接触孔贯穿所述覆盖介质层。
20.根据权利要求1所述的功率半导体器件，其特征在于，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
21.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件为MOS器件，所述半导体层为漏区。
22.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件为IGBT器件，所述半导体层为基极区。
23.根据权利要求22所述的功率半导体器件，其特征在于，还包括：
缓冲层，位于所述衬底和所述半导体层之间。
24.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
25.一种功率半导体器件的制造方法，其特征在于，包括：
在衬底上形成半导体层；
在所述半导体层中形成多个沟槽；
在所述多个沟槽内形成屏蔽介质层，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；
在所述沟槽内形成屏蔽导体，所述屏蔽导体部分从所述沟槽上部延伸至底部；
在所述沟槽内上部两侧形成栅极导体；
在所述半导体层中形成体区，所述体区邻近所述多个沟槽上部；
在所述体区中形成源区；
形成与所述栅极导体电连接的栅极电极；
形成与所述源区电连接的源极电极；
其中，所述栅极导体与所述体区之间由所述栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；
所述源极电极还与部分所述屏蔽导体电连接。
26.根据权利要求25所述的方法，其特征在于，还包括：
形成与所述栅极导体连接的第一接触孔，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；
形成与所述屏蔽导体连接的第二接触孔，所述源极电极通过所述第二接触孔与部分所述屏蔽导体电连接；
形成与所述源区连接的第三接触孔，所述源极电极通过所述第三接触孔与所述源区电连接。
27.根据权利要求26所述的方法，其特征在于，所述第二接触孔贯穿所述隔离层至部分所述屏蔽导体的顶部表面。
28.根据权利要求25所述的方法，其特征在于，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
29.根据权利要求28所述的方法，其特征在于，形成与所述栅极导体电连接的第一接触孔的步骤包括：
在第一区域内，在所述栅极导体上形成第一接触孔，其中，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽导体不与所述源极电极连接。
30.根据权利要求28所述的方法，其特征在于，形成与所述屏蔽导体电连接的第二接触孔的步骤包括：
在第二区域内，在所述屏蔽导体上形成第二接触孔，其中，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接。
31.根据权利要求28所述的方法，其特征在于，形成与源区电连接的第三接触孔的步骤包括：
在第三区域和第二区域内，在所述源区上形成第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接；所述第三区域的所述屏蔽导体不与所述源极电极连接。
32.根据权利要求30所述的方法，其特征在于，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离20um～500um。
33.根据权利要求25-31中任一项所述的方法，其特征在于，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
34.根据权利要求25-31中任一项所述的方法，其特征在于，所述沟槽的深度为1um～45um。
35.根据权利要求25-31中任一项所述的方法，其特征在于，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
36.根据权利要求25-31中任一项所述的方法，其特征在于，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
37.根据权利要求25-31中任一项所述的方法，其特征在于，所述栅极导体的深度为0.4um～1.5um。
38.根据权利要求26-31所述的方法，其特征在于，单个第二接触孔沿沟槽长度方向的长度为1um-3um。
39.根据权利要求25-31中任一项所述的方法，其特征在于，所述多个沟槽之间的间距为2um～9um。
40.根据权利要求26-31中任一项所述的方法，其特征在于，所述第二接触孔和所述栅极导体之间的隔离层的厚度为0.1um～2um。
41.根据权利要求25-31中任一项所述的方法，其特征在于，屏蔽导体的宽度为0.4um～4um。
42.根据权利要求25-31中任一项所述的方法，其特征在于，所述栅极导体和所述屏蔽导体为多晶硅。
43.根据权利要求25所述的方法，其特征在于，还包括：
在所述半导体层的第一表面上形成覆盖介质层，第一接触孔、第二接触孔以及第三接触孔贯穿所述覆盖介质层。
44.根据权利要求25所述的方法，其特征在于，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
45.根据权利要求25所述的方法，其特征在于，所述功率半导体器件为MOS器件时，所述半导体层为漏区。
46.根据权利要求25所述的方法，其特征在于，所述功率半导体器件为IGBT器件时，所述半导体层为基极区。
47.根据权利要求46所述的方法，其特征在于，还包括：
在所述衬底和所述半导体层之间形成缓冲层。
48.根据权利要求25所述的方法，其特征在于，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010488310.8A CN111739928B (zh) | 2020-06-02 | 2020-06-02 | 功率半导体器件及其制造方法 |
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| CN202010488310.8A CN111739928B (zh) | 2020-06-02 | 2020-06-02 | 功率半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111739928A true CN111739928A (zh) | 2020-10-02 |
| CN111739928B CN111739928B (zh) | 2024-05-31 |
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ID=72646657
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010488310.8A Active CN111739928B (zh) | 2020-06-02 | 2020-06-02 | 功率半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111739928B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112582463A (zh) * | 2020-06-02 | 2021-03-30 | 杭州士兰微电子股份有限公司 | 功率半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108010961A (zh) * | 2017-11-30 | 2018-05-08 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet及其制造方法 |
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| CN212434630U (zh) * | 2020-06-02 | 2021-01-29 | 杭州士兰微电子股份有限公司 | 功率半导体器件 |
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| Publication number | Publication date |
|---|---|
| CN111739928B (zh) | 2024-05-31 |
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