CN112582463B - 功率半导体器件及其制造方法 - Google Patents

功率半导体器件及其制造方法 Download PDF

Info

Publication number
CN112582463B
CN112582463B CN202011328449.2A CN202011328449A CN112582463B CN 112582463 B CN112582463 B CN 112582463B CN 202011328449 A CN202011328449 A CN 202011328449A CN 112582463 B CN112582463 B CN 112582463B
Authority
CN
China
Prior art keywords
conductor
region
trench
gate
shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011328449.2A
Other languages
English (en)
Other versions
CN112582463A (zh
Inventor
张邵华
郭广兴
杨彦涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silan Microelectronics Co Ltd
Hangzhou Silan Integrated Circuit Co Ltd
Original Assignee
Hangzhou Silan Microelectronics Co Ltd
Hangzhou Silan Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202010489030.9A external-priority patent/CN111755500A/zh
Application filed by Hangzhou Silan Microelectronics Co Ltd, Hangzhou Silan Integrated Circuit Co Ltd filed Critical Hangzhou Silan Microelectronics Co Ltd
Publication of CN112582463A publication Critical patent/CN112582463A/zh
Application granted granted Critical
Publication of CN112582463B publication Critical patent/CN112582463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

公开了一种功率半导体器件及其制造方法，功率半导体器件的部分屏蔽导体与源极电极连接，屏蔽导体在与源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，屏蔽导体与源极电极连接；部分屏蔽导体不与源极电极连接，屏蔽导体在不与源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽上部两侧的栅极导体下方区域，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。

Description

功率半导体器件及其制造方法
优先权声明
本申请要求申请号为2020104890309、名称为《功率半导体器件及其制造方法》、申请日为2020年6月2日的中国申请以及申请号为2020209779322、名称为《功率半导体器件》、申请日为2020年6月2日(下称在先申请)的优先权。
技术领域
本发明涉及半导体制造技术领域，特别涉及一种功率半导体器件及其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(Verticaldouble-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(Laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)场效应晶体管以及IGBT(Insulated gate bipolar transistor，绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。
在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。
然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(Split GateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(Reduced Surface Field，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。
图1示出现有技术中功率半导体器件的截面图。如图1所示，所述功率半导体器件包括半导体衬底101、位于所述半导体衬底101上的半导体层102和位于所述半导体层102中的沟槽103，其中，所述沟槽103包括位于沟槽下部侧壁上的屏蔽介质层104、位于沟槽下部的屏蔽导体105、位于沟槽上部的栅极导体106、位于沟槽上部侧壁上的栅介质层107以及位于所述屏蔽导体105和所述栅极导体106之间的隔离层108。所述功率半导体器件还包括位于半导体层102中邻近沟槽上部的体区109、位于体区109中的源区110、在体区109中进行浓度掺杂形成所述体区109的接触区111、覆盖所述半导体层102的覆盖介质层112、以及与所述接触区111连接的源极电极121。沟槽103通过体区109终止在漂移区中，漂移区指的是半导体衬底101和体区109之间的半导体层102。屏蔽导体105通过屏蔽介质层104和半导体层102隔开，栅极导体106通过栅介质层107与半导体层102隔开。屏蔽导体105和栅极导体106通过隔离层108隔开。屏蔽导体105通过屏蔽介质层104和漂移区构成电荷耦合结构，当功率器件关断时，漂移区施加高电压，屏蔽导体105施加低电压，在屏蔽介质层104的表面耦合出空穴，耗尽漂移区，承受高电压。通过提高承受的电压，可以增加了漂移区的浓度，降低导通电阻。
图2示出图1所示的功率半导体器件的版图示意图。其中，屏蔽导体105通过接触孔113引出，经引线与器件的源极电极121连接在一起；栅极导体106通过接触孔114(包括接触孔114a和114b)引出形成栅极电极。由于屏蔽导体105位于沟槽103的中下部，栅极导体106位于沟槽103的顶部。屏蔽导体105只在沟槽103的两端形成屏蔽导体105的引出。在一般的制造工艺中，屏蔽导体105都采用多晶硅淀积而成，在沟槽内屏蔽导体105的形状很窄。因此，在图2中，一个沟槽内屏蔽导体105的接触孔113a和113b之间会产生很大寄生电阻。功率器件在高速开关的过程中，寄生电阻会导致远离屏蔽导体105引出位置的元胞有信号传输延迟，开关动作变慢。如果此时功率器件承受高压，就会出现瞬间大电流，额外增加功率器件的功耗。同时，高压会引起动态的雪崩击穿，会影响功率器件长久使用的可靠性。
为了解决器件在高速开关应用中出现元胞开关动作不同步，从而带来的可靠性风险。在沟槽103中，调整了屏蔽导体105和栅极导体106的位置，屏蔽导体105位于沟槽的中部，而栅极导体106位于沟槽上部的左右两侧，如图3所示。这种结构可以直接在屏蔽导体105的顶部形成屏蔽电极122，屏蔽导体105可以在整个沟槽103内直接和源极电极121连接，极大的降低了屏蔽导体105的寄生电阻。但是这种结构也带来了问题，屏蔽导体105和栅极导体106在水平方向上通过介质层绝缘，两者有较大的交叠面积，产生了寄生电容。由于屏蔽导体105和源极电极121连接，这部分寄生电容成为了输入电容的一部分。当功率器件开通和关断的时候，需要对这部分额外电容充放电，产生了额外的损耗。
随着电源工作频率越来越高，器件损耗大小和工作频率成正比，需要考虑在保证可靠性的情况下，减小损耗。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件及其制造方法。
根据本发明的第一方面，提供一种功率半导体器件，包括：衬底；位于所述衬底上的半导体层；位于半导体层中的多个沟槽；位于半导体层中的体区，所述体区邻近所述多个沟槽上部；位于所述体区中的源区；位于所述多个沟槽内的屏蔽介质层，其中，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；屏蔽导体，所述屏蔽导体部分从所述沟槽上部延伸至底部；位于所述沟槽内上部两侧的栅极导体；与所述源区连接的源极电极；以及与所述栅极导体电连接的栅极电极；其中，所述栅极导体与所述体区之间由栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
优选地，所述第一区域包括位于第一区域中的第一接触孔，其中，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，所述第二区域包括位于第二区域中的第二接触孔，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接，所述第二区域的屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，还包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接。
优选地，所述第三区域包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接，所述第三区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域，其中，所述功率半导体器件还包括填充导体，位于所述沟槽内上部两侧的栅极导体之间，并位于所述屏蔽导体上方，所述填充导体与所述栅极导体之间由隔离层隔开，所述填充导体与所述屏蔽导体之间由屏蔽介质层隔开。
优选地，所述填充导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
优选地，所述填充导体的宽度为0.4um～4um，深度为0.4um-1.5um。
优选地，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述隔离层下方。
优选地，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离为20um～500um。
优选地，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
优选地，所述沟槽的深度为1um～45um。
优选地，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
优选地，在所述屏蔽导体在与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.5um。
优选地，在所述屏蔽导体不与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
优选地，所述栅极导体的深度为0.4um～1.5um。
优选地，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度为3um～6um。
优选地，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度与单个第二接触孔沿沟槽长度方向的长度相同。
优选地，所述多个沟槽之间的间距为2um～9um。
优选地，所述屏蔽导体和所述栅极导体之间的隔离层的厚度为0.1um～2um。
优选地，屏蔽导体的宽度为0.4um～4um。
优选地，所述栅极导体和所述屏蔽导体为多晶硅。
优选地，所述功率半导体器件还包括：覆盖介质层，位于所述半导体层的第一表面上，第一接触孔、第二接触孔、第三接触孔贯穿所述覆盖介质层。
优选地，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
优选地，所述功率半导体器件为MOS器件，所述半导体层为漏区。
优选地，述功率半导体器件为IGBT器件，所述半导体层为基极区。
优选地，所述功率半导体器件还包括：缓冲层，位于所述衬底和所述半导体层之间。
优选地，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
根据本发明的另一方面，提供一种功率半导体器件的制造方法，包括：在衬底上形成半导体层；在所述半导体层中形成多个沟槽；在所述多个沟槽内形成屏蔽介质层，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；在所述沟槽内形成屏蔽导体，所述屏蔽导体部分从所述沟槽上部延伸至底部；在所述沟槽内上部两侧形成栅极导体；在所述半导体层中形成体区，所述体区邻近所述多个沟槽上部；在所述体区中形成源区；形成与所述栅极导体电连接的栅极电极；以及形成与所述屏蔽导体和所述源区电连接的源极电极；其中，所述栅极导体与所述体区之间由所述栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
优选地，所述方法还包括：在第一区域内，在所述栅极导体上形成第一接触孔，其中，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，所述方法还包括：在第二区域内，在所述屏蔽导体上形成第二接触孔，其中，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接，所述第二区域的屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置；以及在所述源区上形成第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接。
优选地，所述方法还包括：在第三区域和第二区域内，在所述源区上形成第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接；所述屏蔽导体位于所述栅极导体下方，所述第三区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域。
优选地，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域，其中，所述方法还包括：在所述沟槽内上部两侧形成栅极导体的同时，在所述屏蔽导体上方形成填充导体；所述填充导体与所述栅极导体之间由隔离层隔开，所述填充导体与所述屏蔽导体之间由屏蔽介质层隔开。
优选地，所述填充导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
优选地，所述填充导体的宽度为0.4um～4um，深度为0.4um-1.5um。
优选地，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述隔离层下方。
优选地，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离20um～500um。
优选地，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
优选地，所述沟槽的深度为1um～45um。
优选地，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
优选地，在所述屏蔽导体在与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.5um。
优选地，在所述屏蔽导体不与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
优选地，所述栅极导体的深度为0.4um～1.5um。
优选地，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度为3um～6um。
优选地，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度与单个第二接触孔沿沟槽长度方向的长度相同。
优选地，所述多个沟槽之间的间距为2um～9um。
优选地，所述屏蔽导体和所述栅极导体之间的隔离层的厚度为0.1um～2um。
优选地，屏蔽导体的宽度为0.4um～4um。
优选地，所述栅极导体和所述屏蔽导体为多晶硅。
优选地，所述方法还包括：在所述半导体层的第一表面上形成覆盖介质层。
优选地，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
优选地，所述功率半导体器件为MOS器件时，所述半导体层为漏区。
优选地，所述功率半导体器件为IGBT器件时，所述半导体层为基极区。
优选地，所述方法还包括：在所述衬底和所述半导体层之间形成缓冲层。
优选地，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
本发明实施例提供的功率半导体器件及其制造方法，部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。
进一步地，屏蔽导体仅在间隔设置的第二接触孔所在的第二区域从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，在其余区域屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域，可以减小电极间的寄生电容，使得寄生电容下降几十倍。
进一步地，与屏蔽导体连接的第二接触孔的位置集成在元胞内部，减小了芯片的面积，提高了芯片的集成度。
进一步地，采用本发明实施例提供的功率半导体器件不仅可以减小器件导通和关断时的开关损耗，同时减少器件的动态的雪崩发生，提高器件的可靠性。
进一步地，屏蔽导体不与所述源极电极电连接的位置处上方空隙，没有采用传统沉积氧化层进行填充和CMP工艺平坦化，而是在沉积多晶硅形成栅极导体的同时进行填充形成填充导体，可以大大简化加工工艺流程。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术中功率半导体器件的截面图；
图2示出图1所示的功率半导体器件的版图示意图；
图3示出现有技术中另一功率半导体器件的立体剖面图；
图4示出根据本发明第一实施例提供的功率半导体器件的版图示意图；
图5示出图4所示的功率半导体器件的俯视图沿AA’线获取的截面图；
图6示出图4所示的功率半导体器件的俯视图沿BB’线获取的截面图；
图7示出图4所示的功率半导体器件的俯视图沿CC’线获取的截面图；
图8a至图8e示出本发明第一实施例提供的功率半导体器件制造方法不同阶段的立体剖面图；
图9示出本发明第二实施例提供的功率半导体器件的立体剖面图；
图10示出本发明第三实施例提供功率半导体器件的版图示意图；
图11示出图10所示的功率半导体器件的俯视图沿AA’线获取的截面图；
图12示出图10所示的功率半导体器件的俯视图沿BB’线获取的截面图；
图13示出图10所示的功率半导体器件的俯视图沿CC’线获取的截面图；
图14a至图14e示出本发明第三实施例提供的功率半导体器件制造方法不同阶段的立体剖面图；
图15示出本发明第四实施例提供的功率半导体器件的立体剖面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
以下实施例中描述的功率半导体器件，一个沟槽内的屏蔽导体在沟槽的纵向方向上具有多个引出位置，解决传统结构中屏蔽导体引出位置在沟槽的纵向方向上的两端，两端距离过长导致屏蔽导体寄生电阻过大的问题。
图4示出了本发明第一实施例提供的功率半导体器件的版图示意图；其中，图5为图4所示的版图示意图中沿AA’线获取的截面图，图6为图4所示俯视图中沿BB’线获取的截面图；图7为图4所示俯视图中沿CC’线获取的截面图。在该实施例中，功率半导体器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
在图5-图7中所示的功率半导体器件只包含了一个元胞结构，而实际产品当中，元胞结构的数量可以为一个或者多个。参见图5-图7，所述功率半导体器件包括半导体衬底201、位于所述半导体衬底201上的半导体层202和位于所述半导体层202中的沟槽203。所述功率半导体器件还包括位于沟槽203下部的屏蔽导体205、位于沟槽203上部左右两侧的栅极导体206和夹在二者之间的隔离层208，以及位于沟槽203下部侧壁和底部的屏蔽介质层204和位于沟槽203上部侧壁上的栅介质层207。所述功率半导体器件还包括位于所述半导体层202中的体区209以及位于体区内的源区210。
在本实施例中，半导体衬底201例如是硅衬底，其掺杂类型为第一掺杂类型，例如N型，该硅衬底的纵向掺杂均匀。半导体衬底201具有相对的第一表面和第二表面。半导体层202例如是在半导体衬底201上形成的外延层202。半导体层202与半导体衬底201的掺杂类型相同。半导体层202有相对的第一表面和第二表面。所述体区209为第二掺杂类型，例如P型。所述源区210为第一掺杂类型，例如N型。
本实施例中，功率半导体器件为MOS器件，半导体层202为漏区。
所述屏蔽导体205与半导体层202之间由屏蔽介质层204隔开，所述栅极导体206与体区209之间由栅介质层207隔开。
在本实施例中，屏蔽介质层204、栅介质层207以及隔离层208的材料可以是二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，三者的材料可以相同也可以不同。
进一步地，在所述体区209内进行浓掺杂形成所述体区209的接触区211。所述体区209和接触区211为第二掺杂类型，例如P型。
如图4所示，所述沟槽203沿功率半导体器件的横向方向X间隔设置，并沿功率半导体器件的纵向方向Y延伸。
所述功率半导体器件还包括位于半导体层202的第一表面上的覆盖介质层212以及贯穿覆盖介质层212的第一接触孔213、第二接触孔214以及第三接触孔215；所述第一接触孔213贯穿所述覆盖介质层212延伸至所述栅极导体206；所述第二接触孔214贯穿所述覆盖介质层212延伸至所述屏蔽导体205；所述第三接触孔215贯穿所述覆盖介质层212延伸至所述源区210。在所述覆盖介质层212上沉积金属层，金属层填充所述第一接触孔213以形成栅极电极221；金属层填充第二接触孔214以及第三接触孔215以形成与所述源区210和所述屏蔽导体205电连接的源极电极222。
在本实施例中，覆盖介质层212可以是未掺杂的硅玻璃(USG，Undoped silicaglass)和掺杂硼磷的硅玻璃(BPSG，Borophosphorus-doped silica glass)。在本实施例中，金属层的材料可以为钛、氮化钛、铝铜、铝硅铜或者铝硅。
如图4所示，所述功率半导体器件包括第一区域I、第二区域II和第三区域III，其中，所述第一区域I、第二区域II以及第三区域III沿着所述功率半导体器件的纵向方向Y划分，纵向方向Y即沟槽长度方向。其中，所述第一区域I为栅极导体206的引线区域，第二区域II为屏蔽导体205的引线区域，第三区域III为源区210的引线区域。
其中，所述第一接触孔213位于第一区域I中，第二接触孔214位于所述第二区域II中，第三接触孔215位于第二区域II和第三区域III中。具体地，所述沟槽203中的栅极导体206在沟槽203纵向延伸的一端形成第一接触孔213；屏蔽导体205在沟槽203的纵向方向Y上间隔设置多个第二接触孔214；源区210在源区210纵向延伸的一端至另一端形成第三接触孔215。
屏蔽导体205在沟槽203的纵向方向Y上有多个引出位置，所述多个引出位置分别和多个第二接触孔214一一对应，在屏蔽导体205的引出位置，屏蔽导体205从沟槽203底部延伸至沟槽203内两侧的栅极导体206之间的位置，栅极导体206和屏蔽导体205之间由隔离层208隔开；而在非引出位置，屏蔽导体205从沟槽203底部延伸至所述沟槽203上部两侧的栅极导体206下方区域。在第一区域I和第三区域III内，屏蔽导体205的顶部表面比栅极导体206的底部表面低，即屏蔽导体205位于栅极导体206的下方，且彼此隔离；在第二区域II内，在屏蔽导体205的引出位置，屏蔽导体205的顶部表面比栅极导体206的底部表面高且比栅极导体206的顶部表面低，即屏蔽导体205从沟槽203底部延伸至沟槽203内两侧的栅极导体206之间的位置，栅极导体206和屏蔽导体205之间由隔离层208隔开。
如图5所示，在第一区域I内，屏蔽导体205位于栅极导体206的下方，且彼此隔离，栅极电极221通过第一接触孔213与栅极导体206电连接。
如图6所示，在第二区域II内，在屏蔽导体205的引出位置，屏蔽导体205从沟槽203底部延伸至沟槽203内两侧的栅极导体206之间的位置，栅极导体206和屏蔽导体205之间由隔离层208隔开。
如图7所示，在第三区域III内，屏蔽导体205位于栅极导体206的下方，且彼此隔离，源极电极222通过第三接触孔215与源区210电连接。
在本实施例中，沟槽203的深度为1um～45um，中心间距(即相邻沟槽203之间的间距)为2um～9um，宽度为0.5um～6um。沟槽203的长度以1.5mm为例进行描述。屏蔽导体205的宽度为0.25um，在第一区域和第三区域内其顶部表面与半导体层202的第一表面之间的距离为0.5um～1.5um；在第二区域内其顶部表面与半导体层202的第一表面之间的距离为0～0.5um。沿沟槽长度方向(即纵向方向Y)，多个第二接触孔214之间的间隔距离为20um～500um。栅极导体206的深度为0.4～1.5um，其顶部表面与半导体层202的第一表面之间的距离为0～0.2um。屏蔽介质层204的厚度为1000埃～20000埃。栅介质层207的厚度为600埃～3000埃。位于所述栅极导体206之间的所述屏蔽导体205沿沟槽长度方向的长度与单个第二接触孔214沿沟槽长度方向的长度相同，一般为3um-6um。所述屏蔽导体205和所述栅极导体206之间的隔离层208的厚度为0.1um～2um。屏蔽导体205的宽度为0.4um～4um。
本发明实施例提供的功率半导体器件，部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。
进一步地，屏蔽导体仅在间隔设置的第二接触孔所在的第二区域从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，在其余区域屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体下方区域，可以减小电极间的寄生电容，使得寄生电容下降几十倍。
进一步地，与屏蔽导体连接的第二接触孔的位置集成在元胞内部，减小了芯片的面积，提高了芯片的集成度。
进一步地，当器件关断的时候，需要在屏蔽电极施加低电压。低电压信号通过金属走线，会首先传导到屏蔽电极附近的元胞结构，而远离屏蔽电极的元胞结构，由于寄生电阻的影响，信号的传输变慢，未完全关断。此时如果器件承受高压，未完全关断的元胞结构会出现大电流，高压和大电流，进一步增加了功耗。同时在未完全关断的元胞结构上施加高压，还会使这些元胞结构瞬间击穿，导致动态雪崩，引起可靠性问题。当器件工作时，通过对栅极电极寄生电容的充电和放电，使得器件开通和关断。当器件的开关频率增加后，寄生电容充电和放电导致的损耗就不可忽略。通过本实施例，有效的避免了上述屏蔽电极寄生电阻引起的关断延迟的问题，也同时降低了栅极电极寄生电容的额外功耗。
图8a-图8e示出了本发明第一实施例提供的功率半导体器件制造方法不同阶段的立体剖面图。需要说明的是，功率半导体器件的制造步骤只是示意性的，并不局限于此。
如图8a所示，在半导体衬底201上形成半导体层202。在半导体层202的表面沉积二氧化硅或者氮化硅作为硬掩膜，采用等离子刻蚀等加工方法，在半导体层202内刻蚀形成沟槽203。沟槽203的深度为1～45um，中心间距为2～9um，宽度为0.5～6um。
在该实施例中，半导体衬底201例如是硅衬底，其掺杂类型为第一掺杂类型，例如N型，该硅衬底的纵向掺杂均匀。半导体衬底201具有相对的第一表面和第二表面。半导体层202例如是在半导体衬底201第一表面上形成的外延层。半导体层202与半导体衬底201的掺杂类型相同。半导体层202有相对的第一表面和第二表面。
进一步地，通过热氧化的方式在沟槽203内以及半导体层202的第一表面上生长一层氧化层形成屏蔽介质层204。屏蔽介质层204的厚度一般为1000埃～20000埃。热氧化的温度为900℃～1150℃。
优选地，屏蔽介质层204还可以通过LPCVD(Low Pressure Chemical VaporDeposition，低压化学气相沉积)或者SACVD(Sub-atmospheric Chemical VaporDeposition，次大气压化学气相沉积)或者PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体化学气相沉积)直接淀积；也可以热氧化一部分厚度，然后再通过LPCVD或者SACVD或者PECVD淀积剩余的厚度。随后通过高温900℃～1150℃，增密这部分淀积的氧化层。
如图8b所示，在屏蔽介质层204表面以及沟槽203中淀积多晶硅，为了减小多晶硅的电阻，一般会对多晶硅进行高浓度的N型掺杂，使得多晶硅的电阻降低到5～20欧姆/方块。对多晶硅进行刻蚀，去除半导体层202上的多晶硅，保留沟槽203内的多晶硅。然后对沟槽203内的多晶硅进行刻蚀形成屏蔽导体205，控制刻蚀的时间，使得屏蔽导体205与半导体层202的第一表面之间的距离为0.0～0.5um。在第二区域II内淀积光刻胶，曝光保留屏蔽导体205的接触孔214的光刻胶(本光刻图形没有出现在图例中)，然后对沟槽203内的位于第一区域I和第三区域III内的多晶硅进行刻蚀，使得屏蔽导体205在第一区域I和第三区域III与半导体层202的第一表面之间的距离为0.5～1.5um。因此，屏蔽导体205在第二区域II与半导体层202的第一表面之间的距离为0.0～0.5um。屏蔽导体205的宽度为0.4um～4um。
去除表面光刻胶后，在表面淀积介质，把沟槽203内多晶硅顶部由于刻蚀露出的空隙填满，同时在半导体层202第一表面形成一层氧化层(本步骤没有出现在图例中)。采用CMP(化学机械抛光)的方法，去除半导体层202第一表面的氧化层，最终控制在半导体层202第一表面剩余200～500埃的氧化层。
如图8c所示，淀积光刻胶，曝光后，光刻胶保留在沟槽203中多晶硅顶部，且左右延伸0.1～0.5um，完全覆盖多晶硅顶部的氧化层(本光刻图形没有出现在图例中)。采用干法或者湿法腐蚀氧化层，在沟槽203的顶部左右两侧，腐蚀出凹槽231。凹槽231的深度是0.4～1.5um，宽度0.2～0.7um。
如图8d所示，去除表面光刻胶后，采用低温900～1000℃，生长一层牺牲氧化层，厚度是200～1000埃，修复刻蚀过程中对硅表面的损坏。湿法去除这层牺牲氧化后，采用低温900～1000℃生长500～1000埃的栅氧化层207。在有些工艺中，也可以不生长这层牺牲氧化层，直接生长栅氧化层207。淀积N型浓掺杂的多晶硅，通过刻蚀或者CMP的方法，去除半导体层202表面的多晶硅，继续对凹槽231内多晶硅刻蚀形成栅极导体206，之后形成隔离层208，栅极导体206的顶部表面与半导体层202的第一表面之间的距离为0～2000埃。所述栅极导体206的深度为0.4～1.5um。所述屏蔽导体205和所述栅极导体206之间的隔离层208的厚度为0.1um～2um。
淀积光刻胶，曝光P型体区的光刻区域，进行P型掺杂(即注入P型掺杂类型的离子)，经过950℃～1150℃、30～90分钟的退火或者900℃～1150℃的快速退火，形成P型体区209。去除光刻胶后，再曝光N型源区的光刻区域，进行N型浓掺杂(即注入N型浓掺杂的离子)，经过850℃～1000℃、10～30分钟的退火形成N型浓掺杂的源区210。去除光刻胶后，淀积覆盖介质层212，一般是NSG(无掺杂硅玻璃)和BPSG(硼磷硅玻璃)的复合介质层，整体厚度是4000～8000埃。
如图8e所示，淀积光刻胶，曝光，采用湿法或者干法刻蚀覆盖介质层212，形成第一接触孔213(未在图中示出)、第二接触孔214以及第三接触孔215，其中，第一接触孔213与栅极导体206连接，第二接触孔214与屏蔽导体205连接，第三接触孔215与源区210连接。注入P型浓掺杂，经过900～1100℃的快速退火，形成P型体区209的接触区211。去除光刻胶后，在第一接触孔213、第二接触孔214以及第三接触孔215中淀积钛、氮化钛和钨，形成钨栓，淀积金属，刻蚀形成栅极电极221以及源极电极222。其中，栅极电极221与栅极导体206电连接，源极电极222与源区210以及屏蔽导体205电连接。
为了更加清楚的说明，图8e沿BB’进行剖面获取的纵向示意图是图6，沿CC’进行剖面获取的纵向示意图是图7。
在上述实施例中，半导体层202的掺杂类型为第一掺杂类型，源区210的掺杂类型为第二掺杂类型，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，形成N型的功率半导体器件。
在替代的实施例中，将半导体层202的掺杂类型与源区210的掺杂类型互换，即，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，形成P型的功率半导体器件。
图9示出本发明第二实施例提供的功率半导体器件的立体剖面图。该功率半导体器件为IGBT器件。与图8e所述的功率半导体器件相比，主要区别点在于，在半导体衬底301和半导体层302之间形成缓冲层340，以及在缓冲层340上形成半导体层302，其中，所述半导体层302为基极层。其中，半导体衬底301例如是硅衬底，其掺杂类型为第一掺杂类型，例如P型，采用P型注入或者扩散形成浓掺杂的P型衬底。缓冲层340的掺杂类型为第二掺杂类型，例如N型，采用注入或者扩展形成N型缓冲层。
本实施例的其余方面与第一实施例相同，在此不再赘述。
图10示出本发明第三实施例提供功率半导体器件的版图示意图；其中，图11为图10所示的版图示意图中沿AA’线获取的截面图；图12为图10所示的版图示意图中沿BB’线获取的截面图；图13为图10所示的版图示意图中沿CC’线获取的截面图。在该实施例中，功率半导体器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
与第一实施例相比，所述功率半导体器件还包括位于所述多个沟槽内的填充导体416，所述填充导体416浮空在所述屏蔽导体405上方，且位于所述屏蔽导体405不与所述源极电极422电连接的位置处。其中，所述填充导体416位于所述栅极导体406之间，并与所述栅极导体406由隔离层408隔开。
填充导体416在功率半导体器件中完全浮空，不和任何电极连接，不对任何电极产生寄生电容。
本实施例的其余方面与第一实施例相同，在此不再赘述。
本实施例在屏蔽导体不与所述源极电极电连接的位置处的上方空隙，没有采用传统沉积氧化层进行填充和CMP工艺平坦化，而是在沉积多晶硅形成栅极导体的同时进行填充形成填充导体，可以大大简化加工工艺流程。
图14a-图14e示出了本发明第三实施例提供的功率半导体器件制造方法不同阶段的立体剖面图。需要说明的是，功率半导体器件的制造步骤只是示意性的，并不局限于此。
如图14a所示，在半导体衬底401上形成半导体层402。在半导体层402的表面沉积二氧化硅或者氮化硅作为硬掩膜，采用等离子刻蚀等加工方法，在半导体层402内刻蚀形成沟槽403。沟槽403的深度为1～45um，中心间距为2～9um，宽度为0.5～6um。优选地，沟槽403的深度为8um，中心间距为4um，宽度为2.5um。
在该实施例中，半导体衬底401例如是硅衬底，其掺杂类型为第一掺杂类型，例如N型，该硅衬底的纵向掺杂均匀。半导体衬底401具有相对的第一表面和第二表面。半导体层402例如是在半导体衬底401第一表面上形成的外延层。半导体层402与半导体衬底401的掺杂类型相同。半导体层402有相对的第一表面和第二表面。
进一步地，通过热氧化的方式在沟槽403内以及半导体层402的第一表面上生长一层氧化层形成屏蔽介质层404。屏蔽介质层404的厚度一般为1000埃～20000埃，优选地，厚度为10000埃。热氧化的温度为900℃～1150℃。
优选地，屏蔽介质层404还可以通过LPCVD(Low Pressure Chemical VaporDeposition，低压化学气相沉积)或者SACVD(Sub-atmospheric Chemical VaporDeposition，次大气压化学气相沉积)或者PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体化学气相沉积)直接淀积；也可以热氧化一部分厚度，然后再通过LPCVD或者SACVD或者PECVD淀积剩余的厚度。随后通过高温900℃～1150℃，增密这部分淀积的氧化层。
如图14b所示，在屏蔽介质层404表面以及沟槽403中淀积多晶硅，为了减小多晶硅的电阻，一般会对多晶硅进行高浓度的N型掺杂，使得多晶硅的电阻降低到5～20欧姆/方块。对多晶硅进行刻蚀，去除半导体层402上的多晶硅，保留沟槽403内的多晶硅。对半导体层402第一表面上的氧化层进行湿法腐蚀，控制腐蚀时间使得在半导体层402第一表面剩余0.1um～0.2um的氧化层。然后对沟槽403内的多晶硅进行刻蚀形成屏蔽导体405，控制刻蚀的时间，使得屏蔽导体405与半导体层402的第一表面之间的距离为0.0～0.5um。在第二区域II内淀积光刻胶，曝光保留屏蔽导体405的接触孔414的光刻胶(本光刻图形没有出现在图例中)，然后对沟槽403内的位于第一区域I和第三区域III内的多晶硅进行刻蚀，使得屏蔽导体405在第一区域I和第三区域III与半导体层402的第一表面之间的距离为0.5～1.5um，优选为0.8um。因此，屏蔽导体405在第二区域II与半导体层402的第一表面之间的距离为0.0～0.5um，优选为0.1um。屏蔽导体405的宽度为0.4um～4um。
如图14c所示，淀积光刻胶，曝光后，光刻胶保留在沟槽403中多晶硅顶部，且左右延伸0.1～0.5um，完全覆盖多晶硅顶部左右侧的氧化层(本光刻图形没有出现在图例中)。采用干法或者湿法腐蚀氧化层，在沟槽403的顶部左右两侧，腐蚀出凹槽431。凹槽431的深度是0.4～1.5um，优选为0.7um，宽度0.2～0.7um，优选为0.5um。同时，半导体层402第一表面上的氧化层也被腐蚀干净。
如图14d所示，去除表面光刻胶后，采用低温900～1000℃，生长一层牺牲氧化层，厚度是200～1000埃，修复刻蚀过程中对硅表面的损坏。湿法去除这层牺牲氧化后，采用低温900～1000℃生长500～1000埃的栅氧化层407。在有些工艺中，也可以不生长这层牺牲氧化层，直接生长栅氧化层407。屏蔽导体405顶部的空隙同时也会生长氧化层，由于屏蔽导体405是高浓度N型掺杂，生长的氧化层的厚度为栅氧化层407厚度的2～4倍。淀积N型浓掺杂的多晶硅，填充凹槽431和屏蔽导体405上部的空隙，通过刻蚀或者CMP的方法，去除半导体层402表面的多晶硅，继续对凹槽431内多晶硅刻蚀形成栅极导体406，以及对屏蔽导体405上部的空隙刻蚀形成填充导体416；之后形成隔离层408，栅极导体406以及填充导体416的顶部表面与半导体层402的第一表面之间的距离为0～2000埃，优选为1000埃。所述栅极导体406和所述填充导体416的深度为0.4～1.5um，所述填充导体416的宽度为0.4um～4um。所述屏蔽导体405和所述栅极导体406之间的隔离层408的厚度为0.1um～2um。
淀积光刻胶，曝光P型体区的光刻区域，进行P型掺杂(即注入P型掺杂类型的离子)，经过950℃～1150℃、30～90分钟的退火或者900℃～1150℃的快速退火，形成P型体区409。去除光刻胶后，再曝光N型源区的光刻区域，进行N型浓掺杂(即注入N型浓掺杂的离子)，经过850℃～1000℃、10～30分钟的退火形成N型浓掺杂的源区410。去除光刻胶后，淀积覆盖介质层412，一般是NSG(无掺杂硅玻璃)和BPSG(硼磷硅玻璃)的复合介质层，整体厚度是4000～8000埃。
如图14e所示，淀积光刻胶，曝光，采用湿法或者干法刻蚀覆盖介质层412，形成第一接触孔413(未在图中示出)、第二接触孔414以及第三接触孔415，其中，第一接触孔413与栅极导体406连接，第二接触孔414与屏蔽导体405连接，第三接触孔415与源区410连接。注入P型浓掺杂，经过900～1100℃的快速退火，形成P型体区409的接触区411。去除光刻胶后，在第一接触孔413、第二接触孔414以及第三接触孔415中淀积钛、氮化钛和钨，形成钨栓，淀积金属，刻蚀形成栅极电极421以及源极电极422。其中，栅极电极421与栅极导体406电连接，源极电极422与源区410以及屏蔽导体405电连接。填充导体416完全浮空，不和任何电极连接，不对任何电极产生寄生电容。
为了更加清楚的说明，图14e沿BB’进行剖面获取的纵向示意图是图12，沿CC’进行剖面获取的纵向示意图是图13。
在上述实施例中，半导体层402的掺杂类型为第一掺杂类型，源区410的掺杂类型为第二掺杂类型，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，形成N型的功率半导体器件。
在替代的实施例中，将半导体层402的掺杂类型与源区410的掺杂类型互换，即，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，形成P型的功率半导体器件。
本实施例中，在屏蔽导体405不与所述源极电极422电连接的位置处的上方空隙，没有采用传统沉积氧化层进行填充和CMP工艺平坦化，而是在沉积多晶硅形成栅极导体406的同时进行填充形成填充导体416，可以大大简化加工工艺流程。
图15示出本发明第四实施例提供的功率半导体器件的立体剖面图。该功率半导体器件为IGBT器件。与图8e所述的功率半导体器件相比，主要区别点在于，在半导体衬底501和半导体层502之间形成缓冲层540，以及在缓冲层540上形成半导体层502，其中，所述半导体层502为基极层。其中，半导体衬底501例如是硅衬底，其掺杂类型为第一掺杂类型，例如P型，采用P型注入或者扩散形成浓掺杂的P型衬底。缓冲层540的掺杂类型为第二掺杂类型，例如N型，采用注入或者扩展形成N型缓冲层。
本实施例的其余方面与第三实施例相同，在此不再赘述。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (56)

1.一种功率半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的半导体层；
位于半导体层中的多个沟槽；
位于半导体层中的体区，所述体区邻近所述多个沟槽上部；
位于所述体区中的源区；
位于所述多个沟槽内的屏蔽介质层，其中，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；
屏蔽导体，所述屏蔽导体部分从所述沟槽上部延伸至底部；
位于所述沟槽内上部两侧的栅极导体；
与所述源区连接的源极电极；以及
与所述栅极导体电连接的栅极电极；
其中，所述栅极导体与所述体区之间由栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；
部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；
部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述第一区域包括位于第一区域中的第一接触孔，其中，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
4.根据权利要求2所述的功率半导体器件，其特征在于，所述第二区域包括位于第二区域中的第二接触孔，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接，所述第二区域的屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，还包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接。
5.根据权利要求2所述的功率半导体器件，其特征在于，所述第三区域包括位于所述第二区域和第三区域中的第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接，所述第三区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
6.根据权利要求1所述的功率半导体器件，其特征在于，
部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域，其中，还包括填充导体，位于所述沟槽内上部两侧的栅极导体之间，并位于所述屏蔽导体上方，
所述填充导体与所述栅极导体之间由隔离层隔开，所述填充导体与所述屏蔽导体之间由屏蔽介质层隔开。
7.根据权利要求6所述的功率半导体器件，其特征在于，所述填充导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
8.根据权利要求6所述的功率半导体器件，其特征在于，所述填充导体的宽度为0.4um～4um，深度为0.4um-1.5um。
9.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述隔离层下方。
10.根据权利要求4所述的功率半导体器件，其特征在于，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离为20um～500um。
11.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
12.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述沟槽的深度为1um～45um。
13.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
14.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，在所述屏蔽导体与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.5um。
15.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，在所述屏蔽导体不与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
16.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述栅极导体的深度为0.4um～1.5um。
17.根据权利要求2所述的功率半导体器件，其特征在于，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度为3um～6um。
18.根据权利要求2所述的功率半导体器件，其特征在于，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度与单个第二接触孔沿沟槽长度方向的长度相同。
19.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述多个沟槽之间的间距为2um～9um。
20.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述屏蔽导体和所述栅极导体之间的隔离层的厚度为0.1um～2um。
21.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，屏蔽导体的宽度为0.4um～4um。
22.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述栅极导体和所述屏蔽导体为多晶硅。
23.根据权利要求5所述的功率半导体器件，其特征在于，还包括：
覆盖介质层，位于所述半导体层的第一表面上，第一接触孔、第二接触孔、第三接触孔贯穿所述覆盖介质层。
24.根据权利要求1所述的功率半导体器件，其特征在于，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
25.根据权利要求1或6所述的功率半导体器件，其特征在于，所述功率半导体器件为MOS器件，所述半导体层为漏区。
26.根据权利要求1或6所述的功率半导体器件，其特征在于，所述功率半导体器件为IGBT器件，所述半导体层为基极区。
27.根据权利要求26所述的功率半导体器件，其特征在于，还包括：
缓冲层，位于所述衬底和所述半导体层之间。
28.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
29.一种功率半导体器件的制造方法，其特征在于，包括：
在衬底上形成半导体层；
在所述半导体层中形成多个沟槽；
在所述多个沟槽内形成屏蔽介质层，所述屏蔽介质层覆盖所述沟槽下部的侧壁和底部；
在所述沟槽内形成屏蔽导体，所述屏蔽导体部分从所述沟槽上部延伸至底部；
在所述沟槽内上部两侧形成栅极导体；
在所述半导体层中形成体区，所述体区邻近所述多个沟槽上部；
在所述体区中形成源区；
形成与所述栅极导体电连接的栅极电极；以及
形成与所述源区电连接的源极电极；
其中，所述栅极导体与所述体区之间由栅介质层隔开；所述屏蔽导体与所述半导体层之间由屏蔽介质层隔开；所述沟槽上部两侧的栅极导体由隔离层隔开；
部分所述屏蔽导体与所述源极电极连接，所述屏蔽导体在与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置，栅极导体和屏蔽导体之间由隔离层隔开，所述屏蔽导体与所述源极电极连接；
部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
30.根据权利要求29所述的方法，其特征在于，所述功率半导体器件包括沿沟槽长度方向划分的第一区域和多个交替的第二区域和第三区域。
31.根据权利要求30所述的方法，其特征在于，还包括：
在第一区域内，在所述栅极导体上形成第一接触孔，其中，所述栅极电极通过所述第一接触孔与所述栅极导体电连接；所述第一区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
32.根据权利要求30所述的方法，其特征在于，还包括：
在第二区域内，在所述屏蔽导体上形成第二接触孔，其中，所述源极电极通过所述第二接触孔与所述屏蔽导体电连接，所述第二区域的屏蔽导体从沟槽底部延伸至沟槽内两侧的栅极导体之间的位置。
33.根据权利要求30所述的方法，其特征在于，还包括：
在第三区域和第二区域内，在所述源区上形成第三接触孔，其中，所述源极电极通过第三接触孔与所述源区电连接；所述屏蔽导体位于所述栅极导体下方，所述第三区域的所述屏蔽导体不与所述源极电极连接，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域。
34.根据权利要求29所述的方法，其特征在于，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述沟槽上部两侧的栅极导体的下方区域，其中，还包括：
在所述沟槽内上部两侧形成栅极导体的同时，在所述屏蔽导体上方形成填充导体；
所述填充导体与所述栅极导体之间由隔离层隔开，所述填充导体与所述屏蔽导体之间由屏蔽介质层隔开。
35.根据权利要求34所述的方法，其特征在于，所述填充导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
36.根据权利要求34所述的方法，其特征在于，所述填充导体的宽度为0.4um～4um，深度为0.4um-1.5um。
37.根据权利要求29-36中任一项所述的方法，其特征在于，部分所述屏蔽导体不与所述源极电极连接，所述屏蔽导体在不与所述源极电极电连接的位置处，屏蔽导体从沟槽底部延伸至所述隔离层下方。
38.根据权利要求32所述的方法，其特征在于，沿所述沟槽长度方向，所述多个第二接触孔之间的间隔距离20um～500um。
39.根据权利要求29-36中任一项所述的方法，其特征在于，所述屏蔽介质层的厚度为1000埃～20000埃，所述栅介质层的厚度为600埃～3000埃。
40.根据权利要求29-36中任一项所述的方法，其特征在于，所述沟槽的深度为1um～45um。
41.根据权利要求29-36中任一项所述的方法，其特征在于，所述栅极导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.2um。
42.根据权利要求29-36中任一项所述的方法，其特征在于，在所述屏蔽导体在与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0um～0.5um。
43.根据权利要求29-36中任一项所述的方法，其特征在于，在所述屏蔽导体不与源极电极电连接的位置处，所述屏蔽导体的顶部表面与所述半导体层的第一表面之间的距离为0.5um～1.5um。
44.根据权利要求29-36中任一项所述的方法，其特征在于，所述栅极导体的深度为0.4um～1.5um。
45.根据权利要求30所述的方法，其特征在于，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度为3um～6um。
46.根据权利要求30所述的方法，其特征在于，位于所述栅极导体之间的所述屏蔽导体沿沟槽长度方向的长度与单个第二接触孔沿沟槽长度方向的长度相同。
47.根据权利要求29-36中任一项所述的方法，其特征在于，所述多个沟槽之间的间距为2um～9um。
48.根据权利要求29-36中任一项所述的方法，其特征在于，所述屏蔽导体和所述栅极导体之间的隔离层的厚度为0.1um～2um。
49.根据权利要求29-36中任一项所述的方法，其特征在于，屏蔽导体的宽度为0.4um～4um。
50.根据权利要求29-36中任一项所述的方法，其特征在于，所述栅极导体和所述屏蔽导体为多晶硅。
51.根据权利要求33所述的方法，其特征在于，还包括：
在所述半导体层的第一表面上形成覆盖介质层，第一接触孔、第二接触孔、第三接触孔贯穿所述覆盖介质层。
52.根据权利要求29所述的方法，其特征在于，所述半导体层为第一掺杂类型，所述源区为第一掺杂类型，所述体区为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
53.根据权利要求29或34所述的方法，其特征在于，所述功率半导体器件为MOS器件时，所述半导体层为漏区。
54.根据权利要求29或34所述的方法，其特征在于，所述功率半导体器件为IGBT器件时，所述半导体层为基极区。
55.根据权利要求54所述的方法，其特征在于，还包括：
在所述衬底和所述半导体层之间形成缓冲层。
56.根据权利要求29所述的方法，其特征在于，所述屏蔽介质层、栅介质层以及隔离层的材料包括二氧化硅、氮化硅、二氧化硅和氮化硅的复合结构中的任意一种，所述屏蔽介质层、栅介质层以及隔离层的材料相同或者不同。
CN202011328449.2A 2020-06-02 2020-11-24 功率半导体器件及其制造方法 Active CN112582463B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN2020104890309 2020-06-02
CN202010489030.9A CN111755500A (zh) 2020-06-02 2020-06-02 功率半导体器件及其制造方法
CN2020209779322 2020-06-02
CN202020977932 2020-06-02

Publications (2)

Publication Number Publication Date
CN112582463A CN112582463A (zh) 2021-03-30
CN112582463B true CN112582463B (zh) 2023-03-17

Family

ID=75123268

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011328449.2A Active CN112582463B (zh) 2020-06-02 2020-11-24 功率半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN112582463B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206148B (zh) * 2021-04-09 2023-05-02 杭州芯迈半导体技术有限公司 沟槽mosfet及其制造方法
CN117712156A (zh) * 2023-12-21 2024-03-15 江苏易矽科技有限公司 一种电容可调的sgt igbt结构及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000690A (zh) * 2011-09-13 2013-03-27 株式会社东芝 半导体装置及其制造方法
US9799743B1 (en) * 2016-06-22 2017-10-24 Sinopower Semiconductor, Inc. Trenched power semiconductor element
US20190348510A1 (en) * 2018-05-08 2019-11-14 Ipower Semiconductor Shielded trench devices
CN111739928A (zh) * 2020-06-02 2020-10-02 杭州士兰微电子股份有限公司 功率半导体器件及其制造方法
CN212434630U (zh) * 2020-06-02 2021-01-29 杭州士兰微电子股份有限公司 功率半导体器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000690A (zh) * 2011-09-13 2013-03-27 株式会社东芝 半导体装置及其制造方法
US9799743B1 (en) * 2016-06-22 2017-10-24 Sinopower Semiconductor, Inc. Trenched power semiconductor element
US20190348510A1 (en) * 2018-05-08 2019-11-14 Ipower Semiconductor Shielded trench devices
CN111739928A (zh) * 2020-06-02 2020-10-02 杭州士兰微电子股份有限公司 功率半导体器件及其制造方法
CN212434630U (zh) * 2020-06-02 2021-01-29 杭州士兰微电子股份有限公司 功率半导体器件

Also Published As

Publication number Publication date
CN112582463A (zh) 2021-03-30

Similar Documents

Publication Publication Date Title
US8431989B2 (en) Shielded gate trench (SGT) MOSFET devices and manufacturing processes
JP5118270B2 (ja) 埋め込みゲートを有するｍｏｓゲート装置
US8963240B2 (en) Shielded gate trench (SGT) mosfet devices and manufacturing processes
CN101401212B (zh) 绝缘栅极型半导体器件及其制造方法
US8089122B2 (en) Vertical trench gate transistor semiconductor device and method for fabricating the same
CN105304692B (zh) 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法
US9960237B2 (en) Termination structure with multiple embedded potential spreading capacitive structures for trench MOSFET
EP1145326A2 (en) Cellular trench-gate field-effect transistors
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
JP4261335B2 (ja) トレンチゲート半導体デバイスの製造
CN112582463B (zh) 功率半导体器件及其制造方法
KR101589904B1 (ko) 반도체장치
CN212434630U (zh) 功率半导体器件
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
WO2018034818A1 (en) Power mosfet having planar channel, vertical current path, and top drain electrode
CN114446791A (zh) 用于制造具有分裂栅极结构的功率半导体器件的方法
CN113889523A (zh) 基于立体栅场板结构的半导体器件及其制作方法
JP5385567B2 (ja) 半導体装置および半導体装置の製造方法
CN113097311B (zh) 一种具有栅氧优化结构的功率半导体器件及制造方法
CN111739928B (zh) 功率半导体器件及其制造方法
JP2020031167A (ja) 半導体装置およびその製造方法
JP5388495B2 (ja) 半導体装置
CN111755500A (zh) 功率半导体器件及其制造方法
CN111739928A (zh) 功率半导体器件及其制造方法
CN114388618B (zh) 功率半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant