CN103000690A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。实施方式的半导体装置具备：第一导电型的半导体层；第二导电型的第一半导体区域，设置在所述半导体层之上；以及第一导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面。并且，在所述半导体层设置的沟槽的内部，设置有：第一控制电极，隔着绝缘膜与所述第一半导体区域及所述第二半导体区域对置，和第二控制电极，朝向所述沟槽的所述底面延伸，位于比所述第一控制电极靠近所述底面侧的位置。所述半导体层具有第一部分，该第一部分设置在所述第一半导体区域的端部与所述第二控制电极的所述底面侧的端部之间的深度处，与所述半导体层的其他部分相比第一导电型的载流子浓度低。

Description

半导体装置及其制造方法
本申请享受以日本特许申请2011-199238号(申请日：2011年9月13日)为基础申请的优先权。本申请参照该基础申请，将基础申请的全部内容包括在内。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
对于用于电力控制的半导体装置，要求对高电压具有耐性和为了抑制电力损失而降低导通电阻。另一方面，半导体装置中的高耐压化和导通电阻的降低是要求相反物性的请求，该设计中存在权衡取舍(trade-off)。
例如，60～250V系的功率MOSFET也是，相对于漏极·源极间电压Vdss及导通电阻RonA而言，漂移层的电阻占主导地位。而且，通过在漂移层中使用低浓度的外延层(epitaxial layer)虽然能够提高耐压，但会导致导通电阻增大。因此，一直在研究同时实现高耐压和低导通电阻的新颖的构造。然而，具有其构造变得复杂而制造成本增大的倾向。因此，需要有能够同时实现高耐压和低导通电阻且容易制造的半导体装置。
发明内容
本发明的实施方式提供一种能够同时实现高耐压和低导通电阻且容易制造的半导体装置及其制造方法。
实施方式所涉及的半导体装置具备：第一导电型的半导体层；第二导电型的第一半导体区域，设置在所述半导体层之上；以及第一导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面。并且，在所述半导体层设置的沟槽的内部，第一控制电极，隔着绝缘膜与所述第一半导体区域及所述第二半导体区域对置；以及第二控制电极，朝向所述沟槽的所述底面延伸，位于比所述第一控制电极靠近所述底面侧的位置。所述半导体层具有第一部分，该第一部分设置在所述第一半导体区域的端部与所述第二控制电极的位于所述底面侧的端部之间的深度处，与所述半导体层的其他部分相比第一导电型的载流子浓度低。
根据本发明的实施方式，能够提供一种能够同时实现高耐压和低导通电阻且容易制造的半导体装置及其制造方法。
附图说明
图1是示意性地表示第一实施方式所涉及的半导体装置的剖视图。
图2是表示第一实施方式所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。
图3是表示比较例所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。
图4是表示其他比较例所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。
图5是示意性地表示第一实施方式所涉及的半导体装置的制造过程的剖视图。
图6是示意性地表示与图5接续的制造过程的剖视图。
图7是示意性地表示与图6接续的制造过程的剖视图。
图8是示意性地表示与图7接续的制造过程的剖视图。
图9是示意性地表示与图8接续的制造过程的剖视图。
图10是示意性地表示第二实施方式所涉及的半导体装置的剖视图。
图11是示意性地表示第二实施方式所涉及的半导体装置的制造过程的剖视图。
图12是示意性地表示第三实施方式所涉及的半导体装置的剖视图。
图13是表示第三实施方式所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。
图14是示意性地表示第三实施方式的变形例所涉及的半导体装置的剖视图。
具体实施方式
下面，参照附图说明本发明的实施方式。另外，对于附图中的同一部分赋予同一符号，适当省略详细说明，对不同的部分进行说明。在下面的实施方式中，使用将第一导电型设为n型、将第二导电型设为p型的例子进行说明，然而不限于此，也可以将第一导电型设为p型，将第二导电型设为n型。
[第一实施方式]
图1是示意性地表示第一实施方式所涉及的半导体装置100的剖视图。如该图所示，半导体装置100是具备场板电极(FP电极)9的沟槽栅型的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管)。
半导体装置100具备：设置在n+漏层2之上的n型漂移层3(第一导电型的半导体层)；设置在n型漂移层3之上的p型基区(base area)15(第一半导体区域)；以及在p型基区15的表面上选择性地设置的n型源区(source area)17(第二半导体区域)。
半导体装置100具有沟槽(trench)5，该沟槽5从第一主面3a起贯穿p型基区15而到达n型漂移层3。沟槽5的底面5a位于比p型基区15靠近第二主面3b侧的位置。而且，在沟槽5的内部设置有2个栅电极7(第一控制电极)，该2个栅电极7隔着栅绝缘膜12与p型基区15和n型源区17对置。
如后所述，p型基区15及n型源区17形成于n型漂移层3的第一主面3a。因此，在图1所示的已完成的器件的构造中，n型漂移层3的第一主面3a是n型源区17的表面。而且，为了便于说明，有时将n型漂移层3的除去p型基区15及n型源区17之后的部分称为n型漂移层3。此外，在以下的说明中提及深度时，是指从第一主面3a朝向第二主面3b延伸的方向的位置关系。
在沟槽5的内部设置有从第一主面3a侧向沟槽5的底面5a侧延伸的FP电极9(第二控制电极)。FP电极9的位于沟槽5底面侧的端部9b位于比栅电极7的位于底面侧的端部7a靠近底面5a侧的位置。而且，FP电极9隔着FP绝缘膜13与沟槽5的内表面对置。此外，FP电极9的位于源电极29(第一主电极)侧的部分9a在2个栅电极7之间延伸存在。
p型基区15和n型源区17电连接有源电极29。例如，如图1所示那样形成为，n型源区17的表面与在将n型源区17贯穿的接触沟槽23的底面设置的p+接触区域19的表面之间相接触。
另一方面，在n型漂移层3的第二主面3b侧设置有漏电极27(第二主电极)。例如，漏电极27经由与n型漂移层3相比含有更高浓度的n型杂质的n+漏层2，与n型漂移层3电连接。
进而，在p型基区15的位于第二主面3b侧的端部15a与FP电极9的位于沟槽5底面侧的端部9b之间的深度处，设置有与n型漂移层3的其他部分相比n型载流子浓度低的第一部分21。也就是说，漂移层3具有第一部分21。第一部分21例如通过含有浓度比n型漂移层3所含n型杂质的浓度低的p型杂质，对n型杂质进行补偿，由此成为与n型漂移层3的其他部分相比载流子浓度低的n型。此外，在外延生长(epitaxial grown)n型漂移层的过程中，可以通过减少n型杂质的掺杂量或添加p型杂质来形成n型漂移层。
本实施方式将说明在第一部分21中离子注入p型杂质，来做成相比于其他部分而言低浓度的n型的例子。此外，如图1所示，第一部分21被设置在栅电极7的位于沟槽5底面侧的端部7a的深度处。例如形成为，第一部分21所含的p型杂质的浓度峰值的位置处于与栅电极7的端部7a相同的深度。在此，所谓深度相同并不是严格意义上的相同，也包括位于其附近。
此外，第一部分21被设置在栅电极7的端部7a与FP电极9的端部9b之间的深度处。优选被设置在端部7a的靠第二主面3b侧的附近。
图2是表示半导体装置100的载流子浓度分布和电场分布的曲线图。在图2(a)中，纵轴示出了n型漂移层3及p型基区15、n型源区17的载流子浓度，横轴示出了与n+漏层2之间的距离。在图2(b)中，纵轴示出了电场强度，横轴示出了与n+漏层2之间的距离。
图2(a)中分别示出了n型源区17的电子浓度31、p型基区15的正孔浓度32、以及n型漂移层3的电子浓度37。下面，将电子浓度称为n型载流子浓度，将正孔浓度称为p型载流子浓度。
p型基区15与n型漂移层3之间的边界、即p型基区15的位于第二主面3b侧的端部，位于从n+漏层2离开-6.6μm的位置。n型漂移层3的n型载流子浓度是2.3×1016cm-3。而且，在n+漏层2侧的端部3b处n型载流子浓度增高。这样的载流子浓度分布是通过在n+漏层2之上外延生长n型漂移层3的期间，n型杂质从n+漏层2向n型漂移层3扩散而形成的。
在图2(a)中用虚线表示第一部分21中含有的p型杂质25的分布。p型杂质25在从n+漏层2离开了-5.8μm的位置处具有浓度峰值。与此相对应，第一部分21的n型载流子浓度在p型杂质的峰值位置处最低，相比于其他部分为低浓度。
图2(b)示出了n型漂移层3中的击穿(breakdown)时的电场分布。该电场分布是通过基于图2(a)所示的载流子浓度分布进行的模拟获得的。
例如，与栅电极7的端部7a的深度位置和FP电极9的位于沟槽5底面侧的端部9b的深度位置相对应地，产生成为击穿点的2个电场集中。电场峰值A1对应于栅电极7的端部7a的深度处的电场集中，电场峰值A2对应于FP电极9的端部9b的深度处的电场集中。推算出在半导体装置100中的漏极·源极间的击穿电压Vdss为106V，导通电阻RonA为35.5mΩmm2。
图3是表示比较例所涉及的半导体装置110(未图示)的载流子浓度分布和电场分布的曲线图。图4是表示其他比较例所涉及的半导体装置120(未图示)的载流子浓度分布和电场分布的曲线图。在半导体装置110及120中均未设置第一部分21，具有图3(a)及图4(a)所示的没有p型杂质25的载流子浓度分布。其他部分具有与图1所示的半导体装置100相同的结构。
而且，半导体装置110的n型漂移层3的n型载流子浓度与半导体装置100相同，为2.3×1016cm-3。另一方面，半导体装置120中的n型漂移层3的n型载流子浓度为1.4×1016cm-3。
如图3(b)所示，在半导体装置110中，相比于p型基区15与n型漂移层3之间的pn结稍微靠近n+漏层2侧的位置(从n+漏层2离开了-6.2μm的位置)处电场集中，出现1个电场峰值B。该位置是与图2(b)所示的电场峰值A1相同的位置，电场峰值B的电场强度高于电场峰值A1的电场强度。而且，能够推算出半导体装置110的击穿电压Vdss为63V，导通电阻RonA为34mΩmm2。
对半导体装置100和110进行比较可知，就击穿电压而言，半导体装置100更高，就导通电阻而言，半导体装置110稍小。两者的差异只在于有没有第一部分21，由此可知第一部分21使击穿电压提高。也就是说，通过设置第一部分21，该部分的电场A3上升，pn结附近的电场集中被缓和。由此，图3(b)所示的电场峰值B被降低到图2(b)所示的电场峰值A1。此外，在n+漏层2侧产生新的电场集中，出现电场峰值A2。结果，电场分布的积分即击穿电压上升。另一方面，虽然导通电阻因设置低浓度的第一部分21而变大，然而其增加量非常小，使击穿电压上升的效果优异。
另一方面，如图4(b)所示，在半导体装置120的电场分布中，产生了pn结侧的电场峰值C1和n+漏层2侧的电场峰值C2。电场峰值C1和电场峰值C2的强度相同，比半导体装置100的电场峰值A1的电场强度低。而且，半导体装置120的击穿电压Vdss为114V，比半导体装置100的高。然而，由于n型漂移层3的n型载流子浓度低，所以导通电阻RonA为40mΩmm2，比半导体装置100高约10％。
就上述的半导体装置100、110及120的关系，如果从另一个角度来看，可以如下那样说明本实施方式的效果。例如，若为了降低半导体装置120的导通电阻而单纯地提高n型漂移层3的n型载流子浓度，那么会像半导体装置110那样导致击穿电压下降。因而，通过在n型漂移层3中设置第一部分21来使击穿电压上升。由此，能够实现兼备了高击穿电压和低导通电阻的半导体装置100。
在半导体装置100中，击穿电压的上升幅度根据设置第一部分21的位置以及第一部分21中含有的p型杂质的量而改变。于是，通过适当地设计第一部分21的位置及p型杂质的量，能够实现所需的击穿电压及导通电阻。
此外，如上所述，在pn结侧产生的电场集中产生在栅电极7的位于沟槽5底面侧的端部7a的深度处。为了缓和该电场集中，优选如本实施方式所示那样在栅电极7的端部7a的靠n+漏层2侧的附近设置第一部分21。
接着，参照图5～图9，说明半导体装置100的制造过程。图5(a)～图9(b)是表示各个工序中的晶片的部分截面的示意图。
首先，如图9(a)所示，在设置于n型漂移层3的沟槽5的内部形成FP电极9。例如，n型漂移层3是在硅基板之上外延生长的n型硅层。硅基板是含有高浓度n型杂质的n+基板，兼做n+漏层2。沟槽5例如是通过将氧化硅膜(SiO2膜)作为掩模、选择性地对n型漂移层3进行干蚀刻而形成的。
接着，对沟槽5的内表面进行热氧化，形成FP绝缘膜13。进而，在晶片的表面沉积n型多晶硅层，将沟槽5的内部填埋。然后，在沟槽5的内部留下成为FP电极9的n型多晶硅，对晶片表面的多晶硅层进行凹蚀(etch back)。
接着，如图5(b)所示，从晶片表面起对FP绝缘膜13进行凹蚀，使FP电极9的一部分露出。
接着，如图6(a)所示，对沟槽5的上部的内表面进行热氧化，形成栅绝缘膜12。同时，FP电极9的露出的部分9a的表面也被热氧化，形成绝缘膜14。绝缘膜14将栅电极7与FP电极9之间绝缘。
接着，将n型多晶硅层沉积在晶片表面，将栅绝缘膜12与绝缘膜14之间的空间填埋。此外，留下成为栅电极7的n型多晶硅，对沉积在晶片表面上的n型多晶硅层进行凹蚀。
由此，如图6(b)所示，在沟槽5的侧壁形成了隔着栅绝缘膜12相对置的2个栅电极7。然后，从n型漂移层3的第一主面3a侧朝向沟槽5的底面5a形成有比栅电极7更深地延伸的FP电极9。
接着，如图7(a)所示，从n型漂移层3的第一主面3a侧离子注入例如作为p型杂质的硼(B)。接着，实施热处理，使离子注入的p型杂质活化，进一步进行扩散。
由此，如图7(b)所示，形成p型基区15。例如，在1000℃的温度下进行10分钟左右的热处理。如该图所示，p型基区15的位于第二主面3b侧的端部15a形成得比栅电极7的位于沟槽5底面侧的端部7a浅。
接着，如图8(a)所示，从n型漂移层3的第一主面3a侧离子注入例如作为n型杂质的砷(As)和作为p型杂质的硼(B)。砷的注入能量例如设为30keV。另一方面，硼的注入能量例如以能够注入到与在栅电极7的位于沟槽5底面侧的端部7a相同的深度的方式设定。此外，硼的剂(dose)量设为不将n型漂移层3反转为p型的量，例如设为6×1011cm-2。由此，在p型基区15的位于第一主面3a侧的表面附近离子注入砷，在比p型基区15的位于第二主面3b侧的端部15a更深的位置离子注入硼。
接着，通过实施热处理使离子注入的p型杂质(B)及n型杂质(As)活化。将此时的热处理温度设为例如800℃，抑制硼的扩散。由此，如图8(b)所示，在p型基区15的表面形成n型源区17，在比p型基区15的端部15a深的位置(与栅电极7的端部7a相同的深度)形成第一部分21。由此，栅电极7形成为隔着栅绝缘膜12与p型基区15和n型源区17对置的沟槽栅构造。
接着，如图9所示，在沟槽5之上形成层间绝缘膜43，将其他部分的绝缘膜除去。而且，形成从n型源区17的表面到达p型基区15的接触沟槽23，在其底面形成p+接触区域19。
接着，如图9(b)所示，形成与n型源区17及p+接触区域19相接触且将层间绝缘膜43覆盖的源电极29。另一方面，在n+漏层2的背面侧(与n型漂移层3相反一侧的表面)形成漏电极27。然后，从晶片切出各个芯片，组装到预定的封装体中，从而完成半导体装置100。
如上所述，在本实施方式中，在n型漂移层3中设置n型载流子浓度比其他部分低的第一部分21，从而将栅电极7的端部7a附近的电场集中缓和，使击穿电压上升。由此，能够在增大n型漂移层的n型载流子浓度并降低导通电阻。
此外，本实施方式通过附加在n型漂移层3中离子注入p型杂质的工序而能够容易地实施。因此，不会提高制造成本，能够实现高耐压、低导通电阻的半导体装置。
在半导体装置100中，确保了100V以上的击穿电压，能够使导通电阻降低10％。由此，例如能够将芯片尺寸缩小10％，能够实现制造成本的降低。
[第二实施方式]
图10是示意性地表示第二实施方式所涉及的半导体装置200的剖视图。在半导体装置200中，替代第一部分21，而在n型漂移层3中设置将沟槽5的底部包围的第二部分47，这一点不同于图1所示的半导体装置100。也就是说，漂移层3具有第二部分47。第二部分47被设置成n型载流子浓度比n型漂移层3的其他部分低。
如图11(a)所示，在n型漂移层3的第一主面3a形成硬掩模49，例如，使用干蚀刻法，朝向第二主面3b的方向形成沟槽5。接着，将硬掩模49作为注入掩模，例如离子注入硼(B)，在沟槽5的底部形成注入层47a。
硬掩模49例如为SiO2膜，被图案形成为沟槽5的平面形状。硼的注入能量例如为30keV，剂量设定为不将n型漂移层3反转为p型的量。
接着，通过实施图5～图9的工序，从而完成图10所示的半导体装置200。其中，在本实施方式中不进行形成第一部分21的p型杂质的离子注入。
在沟槽5的底部形成的注入层47a通过后续工序中的热处理而被活化，成为第二部分47。例如也可以是，在硼的离子注入后进行热处理，如图11(b)所示那样进行活化。此外，通过形成p型基区15时的热处理，使得含在第二部分47中的硼扩散而重新分布。由此，第二部分47中的硼的峰值浓度趋于比第一部分21的浓度低。因此，例如能够将注入到沟槽5的底部的硼的剂量设置得高于形成第一部分21的硼的剂量。具体地讲，例如能够将剂量设为8×1012cm-2，是第一部分21的10倍。
根据本实施方式，通过设置将沟槽5的底部包围的第二部分47，使pn结侧的电场集中缓和，降低电场峰值B(参见图3(b))。而且，能够使沟槽5的底部耗尽而提高电场强度。由此，提高了击穿电压，增大了n型漂移层3的n型载流子浓度，从而能够实现高耐压、低导通电阻的半导体装置。此外，本实施方式也能够通过追加对沟槽5的底部进行离子注入的工序而容易地实施。
[第三实施方式]
图12是示意性地表示第三实施方式所涉及的半导体装置300的剖视图。半导体装置300具有第一部分21及第二部分47这双方，在这一点上与半导体装置100及200不同。
如图13(a)的载流子浓度分布所示，半导体装置300在栅电极7的端部7a的深度位置的附近含有p型杂质25，在沟槽5的底部含有p型杂质45。n型漂移层3的n型载流子浓度37与半导体装置100的情况相同，为2.3×1016cm-3。
图13(b)所示的电场分布具有与2个电场集中部对应的电场峰值D1及D2、以及与第一部分21对应地电场上升的部分D3。在本实施方式中，除了与第一部分21对应的部分D3之外，通过在沟槽5的底部设置的第二部分47，形成了n+漏层2侧的电场峰值D2。由此，击穿电压Vdss上升到110V。另一方面，导通电阻RonA为36.8mΩmm2，虽然有所增高但是其增幅较小。因此，能够在确保与半导体装置100同等的击穿电压的同时，提高n型漂移层3的n型载流子浓度而降低导通电阻。
图14是示意性地表示本实施方式的变形例所涉及的半导体装置400的剖视图。在半导体装置400中，在沟槽55的底面侧设置有FP电极53，在第一主面3a侧设置有栅电极54。也就是说，在本变形例中，栅电极54和FP电极53在该图中上下地配置，在这一点上，与FP电极9在2个栅电极7之间延伸存在的半导体装置300有所不同。
半导体装置400中也是，在栅电极54的位于沟槽55底面侧的端部的深度处设置有第一部分21，并且设置有将沟槽55的底部包围的第二部分47。该构造例如适合于沟槽55的宽度较窄的情况，能够容易地实现高耐压且低导通电阻的半导体装置。
以上说明了本发明的几个实施方式，然而这些实施方式是作为例子示出的，并不是要限定发明的范围。这些新颖的实施方式可以采用其他各种方式实施，在不脱离发明宗旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且也包含在权利要求书记载的发明及其等同的范围内。

Claims (20)

1.一种半导体装置，其中，具备：
第一导电型的半导体层；
第二导电型的第一半导体区域，设置在所述半导体层之上；
第一导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面；
第一控制电极，在沟槽的内部隔着绝缘膜与所述第一半导体区域及所述第二半导体区域对置，该沟槽贯穿所述第一半导体区域而到达所述半导体层，其底面位于比所述第一半导体区域深的位置；
第二控制电极，朝向所述沟槽的所述底面延伸，位于比所述第一控制电极靠近所述底面侧的位置；
第一主电极，与所述第一半导体区域和所述第二半导体区域电连接；以及
第二主电极，与所述半导体层电连接，
所述半导体层具有第一部分，该第一部分设置在所述第一半导体区域的端部与所述第二控制电极的位于所述底面侧的端部之间的深度处，与所述半导体层的其他部分相比第一导电型的载流子浓度低。
2.如权利要求1所述的半导体装置，其中，
所述第一部分含有浓度比所述半导体层所含的第一导电型杂质低的第二导电型杂质。
3.如权利要求2所述的半导体装置，其中，
所述半导体层是n型硅层，所述第一部分含有作为p型杂质的硼。
4.如权利要求1所述的半导体装置，
所述第一控制电极的位于所述沟槽的所述底面侧的端部设置在比所述第一半导体区域深的位置，
所述第一部分所含的所述第二导电型杂质在与所述第一控制电极的位于所述底面侧的端部相同的深度处具有浓度峰值。
5.如权利要求1所述的半导体装置，其中，
所述第一控制电极的位于所述沟槽的所述底面侧的端部设置在比所述第一半导体区域深的位置，
所述第一部分设置在所述第一控制电极的位于所述底面侧的端部与所述第二控制电极的位于所述底面侧的端部之间。
6.如权利要求1所述的半导体装置，其中，
所述半导体层还具有第二部分，该第二部分是将所述沟槽的底部包围的所述半导体层的一部分，与除所述第一部分之外的所述半导体层的其他部分相比第一导电型的载流子浓度低。
7.如权利要求6所述的半导体装置，其中，
所述第二部分含有浓度比所述半导体层所含的第一导电型杂质低的第二导电型杂质。
8.如权利要求7所述的半导体装置，其中，
所述半导体层是n型硅层，所述第二部分含有作为p型杂质的硼。
9.如权利要求1所述的半导体装置，其中，
所述第一部分与所述半导体层的其他部分相比第一导电型杂质浓度低。
10.如权利要求1所述的半导体装置，其中，
所述沟槽的内部具备2个所述第一控制电极，
所述第二控制电极在2个所述第一控制电极之间延伸。
11.如权利要求1所述的半导体装置，其中，
所述第二控制电极设置在所述第一控制电极与所述沟槽的底面之间。
12.如权利要求1所述的半导体装置，其中，
还具有第二导电型的第三半导体区域，该第二导电型的第三半导体区域选择性地设置在所述第一半导体区域的表面，
所述第一主电极经由所述第三半导体区域与所述第一半导体区域电连接。
13.如权利要求1所述的半导体装置，其中，
还具有如下的层，该层与所述半导体层的所述第一半导体区域相反侧的面接触，并且含有浓度比所述半导体层高的第一导电型杂质，
所述第二主电极经由所述层与所述半导体层电连接。
14.一种半导体装置，其中，具备：
第一导电型的半导体层；
第二导电型的第一半导体区域，设置在所述半导体层之上；
第一导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面；
第一控制电极，在沟槽的内部隔着绝缘膜与所述第一半导体区域及所述第二半导体区域对置，该沟槽贯穿所述第一半导体区域而到达所述半导体层，其底面位于比所述第一半导体区域深的位置，
第二控制电极，朝向所述沟槽的所述底面侧延伸，位于比所述第一控制电极靠近所述底面侧的位置；
第一主电极，与所述第一半导体区域和所述第二半导体区域电连接；以及
第二主电极，与所述半导体层电连接，
所述半导体层具有如下的部分，该部分是将所述沟槽的底部包围的所述半导体层的一部分，含有浓度比所述半导体层所含的第一导电型杂质低的第二导电型杂质，并且与所述半导体层的其他部分相比第一导电型的载流子浓度低。
15.一种半导体装置的制造方法，其中，包括：
在第一导电型的半导体层的第一主面设置的沟槽的内部，形成隔着绝缘膜与所述沟槽的侧壁相对置的第一控制电极、以及从所述第一主面侧朝向所述沟槽的底面比所述第一控制电极更深地延伸的第二控制电极的工序；
从所述第一主面侧向所述半导体层离子注入第二导电型杂质，实施热处理，形成第二导电型的第一半导体区域的工序；
从所述第一主面侧向比所述第一半导体区域深的位置离子注入浓度比所述半导体所含的第一导电型杂质低的第二导电型杂质的工序；
从所述第一主面侧向所述第一半导体区域离子注入第一导电型杂质的工序；以及
对离子注入到比所述第一半导体区域深的位置的所述第二导电型杂质和离子注入到所述第一半导体区域的所述第一导电型杂质，同时实施热处理而使其活化的工序。
16.如权利要求15所述的半导体装置的制造方法，其中，
使离子注入到比所述第一半导体区域深的位置的所述杂质活化的热处理的温度，低于形成所述第一半导体区域的工序中的热处理温度。
17.如权利要求15所述的半导体装置的制造方法，其中，
所述半导体层是n型硅层，所述第一导电型杂质是砷，所述第二导电型杂质是硼。
18.如权利要求15所述的半导体装置的制造方法，其中，
还包括向所述沟槽的底部离子注入浓度比所述半导体所含的第一导电型杂质低第二导电型杂质的工序。
19.如权利要求15所述的半导体装置的制造方法，其中，
离子注入到比所述第一半导体区域深的位置的第二导电型的所述杂质，位于所述第一控制电极的位于所述沟槽底面侧的端部的深度处。
20.如权利要求15所述的半导体装置的制造方法，其中，
离子注入到比所述第一半导体区域深的位置的第二导电型的所述杂质，位于所述第一控制电极的位于所述沟槽底面侧的端部与所述第二控制电极的位于所述底面侧的端部之间的深度处。
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