KR101906733B1 - 스위칭 장치와 그 제조 방법 - Google Patents

스위칭 장치와 그 제조 방법 Download PDF

Info

Publication number
KR101906733B1
KR101906733B1 KR1020170103312A KR20170103312A KR101906733B1 KR 101906733 B1 KR101906733 B1 KR 101906733B1 KR 1020170103312 A KR1020170103312 A KR 1020170103312A KR 20170103312 A KR20170103312 A KR 20170103312A KR 101906733 B1 KR101906733 B1 KR 101906733B1
Authority
KR
South Korea
Prior art keywords
region
trench
semiconductor
semiconductor region
semiconductor substrate
Prior art date
Application number
KR1020170103312A
Other languages
English (en)
Other versions
KR20180030425A (ko
Inventor
유토 구로카와
유스케 야마시타
야스시 우라카미
Original Assignee
도요타지도샤가부시키가이샤
가부시키가이샤 덴소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도요타지도샤가부시키가이샤, 가부시키가이샤 덴소 filed Critical 도요타지도샤가부시키가이샤
Publication of KR20180030425A publication Critical patent/KR20180030425A/ko
Application granted granted Critical
Publication of KR101906733B1 publication Critical patent/KR101906733B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

스위칭 장치는, 반도체 기판과, 제1 및 제2 트렌치와, 게이트 절연층(24)과, 게이트 전극(26)을 구비한다. 상기 반도체 기판이, 제1 도전형의 제1 반도체 영역(30)과, 제2 도전형 보디 영역과, 제1 도전형의 제2 반도체 영역(34)과, 상기 제1 및 제2 트렌치의 저면에 면하는 범위에 배치되어 있는 제2 도전형의 제1 및 제2 저부 반도체 영역과, 상기 보디 영역의 하단 깊이로부터 상기 제1 및 제2 트렌치의 저면 깊이까지의 깊이 범위에 있어서 상기 제1 트렌치로부터 상기 제2 트렌치에 도달하도록 신장되어 있고, 상기 제2 반도체 영역(34)에 접해 있으며, 상기 보디 영역, 및 상기 제1 및 제2 저부 반도체 영역에 접속되어 있는 제2 도전형의 접속 반도체 영역(38)을 갖는다.

Description

스위칭 장치와 그 제조 방법{SWITCHING DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 명세서에 개시된 기술은, 스위칭 장치와 그 제조 방법에 관한 것이다.
일본 특허 공개 제2015-118966호에, 트렌치 내에 배치된 게이트 전극을 구비하는 스위칭 장치가 개시되어 있다. 이 스위칭 장치는, n형 제1 반도체 영역(소스 영역)과 p형 보디 영역과 n형 제2 반도체 영역(드리프트 영역)을 갖는다. 제1 반도체 영역, 보디 영역 및 제2 반도체 영역은, 트렌치의 측면에 있어서 게이트 절연층에 접해 있다. 또한, 이 스위칭 장치는, 트렌치의 저면에 접하는 p형 저부 반도체 영역을 갖고 있다. 추가로, 이 스위칭 장치는, 트렌치의 측면 일부를 따라서 신장되는 p형 접속 반도체 영역을 갖고 있다. 접속 반도체 영역은, 보디 영역과 저부 반도체 영역에 접속되어 있다. 접속 반도체 영역에 의해, 저부 반도체 영역의 전위가 보디 영역과 대략 동일한 전위로 제어된다. 이 스위칭 장치가 오프될 때에는, 저부 반도체 영역으로부터 제2 반도체 영역으로 공핍층이 신장된다. 이 공핍층에 의해, 저부 반도체 영역의 근방(즉, 트렌치의 저부 근방)에 있어서의 전계 집중이 억제된다.
스위칭 장치의 보디 영역과 제2 반도체 영역의 계면의 pn 접합을, pn 다이오드로서 사용할 수 있다. 일본 특허 공개 제2015-118966호의 스위칭 장치에서는, 접속 반도체 영역이, 보디 영역에 접속되어 있음과 함께, 제2 반도체 영역에 접해 있다. 이 때문에, 접속 반도체 영역의 제2 반도체 영역에 대한 계면도, pn 다이오드로서 동작할 수 있다. 이러한 pn 다이오드는, 스위칭 장치에 대하여 병렬로 접속되어 있다. 스위칭 장치에 대하여 역전압이 인가되었을 때에, pn 다이오드에 전류가 흐른다. 이러한 pn 다이오드는, 소위 환류 다이오드로서 사용할 수 있다.
pn 다이오드에 전류가 흐를 때의 손실을 저감하기 위해서, pn 다이오드의 순방향 전압 강하는 작은 것이 바람직하다. 따라서, 본 명세서에서는, 스위칭 장치가 내장된 pn 다이오드의 순방향 전압 강하를 보다 작게 하는 기술을 제안한다.
본 명세서에서 개시되는 스위칭 장치는, 반도체 기판과, 상기 반도체 기판의 상면에 설치된 제1 트렌치와, 상기 반도체 기판의 상기 상면에 설치되고, 상기 제1 트렌치로부터 간격을 두고 배치되어 있는 제2 트렌치와, 상기 제1 트렌치 및 상기 제2 트렌치의 내면을 덮는 게이트 절연층과, 상기 제1 트렌치 및 상기 제2 트렌치의 내부에 배치되어 있고, 상기 게이트 절연층에 의해 상기 반도체 기판으로부터 절연되어 있는 게이트 전극을 갖고 있다. 상기 반도체 기판이, 제1 반도체 영역과, 보디 영역과, 제2 반도체 영역과, 제1 저부 반도체 영역과, 제2 저부 반도체 영역과, 접속 반도체 영역을 갖고 있다. 상기 제1 반도체 영역은, 상기 제1 트렌치와 상기 제2 트렌치 사이에 배치되어 있고, 상기 게이트 절연층을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극에 대향하는 제1 도전형 영역이다. 상기 보디 영역은, 상기 제1 반도체 영역에 대하여 하측으로부터 접해 있으며, 상기 게이트 절연층을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극에 대향하는 제2 도전형 영역이다. 상기 제2 반도체 영역은, 상기 보디 영역에 대하여 하측으로부터 접해 있으며, 상기 보디 영역에 의해 상기 제1 반도체 영역으로부터 분리되어 있고, 상기 게이트 절연층을 통해 상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 게이트 전극과 대향하는 제1 도전형 영역이다. 상기 제1 저부 반도체 영역은, 상기 제1 트렌치의 저면에 면하는 범위에 배치되어 있고, 상기 제2 반도체 영역에 접해 있는 제2 도전형 영역이다. 상기 제2 저부 반도체 영역은, 상기 제2 트렌치의 저면에 면하는 범위에 배치되어 있고, 상기 제2 반도체 영역에 접해 있는 제2 도전형 영역이다. 상기 접속 반도체 영역은, 상기 보디 영역의 하측 범위의 일부에 설치되어 있고, 상기 보디 영역의 하단 깊이로부터 상기 제1 트렌치 및 상기 제2 트렌치의 저면 깊이까지의 깊이 범위에 있어서 상기 제1 트렌치로부터 상기 제2 트렌치에 도달하도록 신장되어 있고, 상기 제2 반도체 영역에 접해 있으며, 상기 보디 영역, 상기 제1 저부 반도체 영역 및 상기 제2 저부 반도체 영역에 접속되어 있는 제2 도전형 영역이다.
또한, 제1 도전형과 제2 도전형의 한쪽이 n형이며, 다른쪽이 p형이다. 또한, 제1 반도체 영역에 있어서는, 게이트 절연층을 통해 제1 트렌치 내의 게이트 전극에 대향하는 부분과, 게이트 절연층을 통해 제2 트렌치 내의 게이트 전극에 대향하는 부분이, 서로 연결되어 있어도 되고, 서로로부터 분리되어 있어도 된다.
이 스위칭 장치에서는, 접속 반도체 영역에 의해 제1 저부 영역과 제2 저부 영역이 보디 영역에 접속되어 있으므로, 저부 반도체 영역의 근방(즉, 트렌치의 저부 근방)에 있어서의 전계 집중이 억제된다. 또한, 이 스위칭 장치에서는, 접속 반도체 영역이, 보디 영역의 하단 깊이로부터 제1 트렌치 및 제2 트렌치의 저면 깊이까지의 깊이 범위에 있어서, 제1 트렌치로부터 제2 트렌치에 도달하도록 신장되어 있다. 이렇게 접속 반도체 영역이 신장되어 있으면, 접속 반도체 영역이 트렌치 근방에만 배치되어 있는 경우에 비해, 접속 반도체 영역과 제2 반도체 영역의 계면(즉, pn 접합)의 면적이 넓어진다. 이 때문에, 스위칭 장치가 내장된 pn 다이오드의 전류 경로가 넓어지고, pn 다이오드의 순방향 전압 강하가 작아진다. 이 스위칭 장치에 의하면, 종래에 비해, 내장되는 pn 다이오드의 순방향 전압 강하를 작게 할 수 있다. 이 때문에, pn 다이오드에서 발생하는 손실을 저감시킬 수 있다.
또한, 본 명세서는, 스위칭 장치의 제조 방법을 제공한다. 이 제조 방법은, 제1 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 대하여 상측으로부터 접해 있는 제2 도전형 보디 영역을 갖고, 상기 보디 영역이 상면에 노출되어 있는 반도체 기판을 준비하는 것과, 상기 반도체 기판의 상기 상면에 마스크를 통해 제2 도전형 불순물을 주입함으로써, 상기 보디 영역으로부터 하측으로 돌출되는 제2 도전형의 접속 반도체 영역을 형성하는 것과, 상기 반도체 기판의 상기 상면에, 상기 보디 영역을 관통하여 상기 제2 반도체 영역에 도달함과 함께 상기 반도체 기판의 상기 상면측으로부터 보았을 때에 상기 접속 반도체 영역을 횡단하도록 신장되는 제1 트렌치 및 제2 트렌치를 형성하는 것과, 상기 제1 트렌치의 저면에 제2 도전형 불순물을 주입함으로써 상기 접속 반도체 영역에 접속되어 있는 제2 도전형의 제1 저부 반도체 영역을 형성함과 함께 상기 제2 트렌치의 저면에 제2 도전형 불순물을 주입함으로써 상기 접속 반도체 영역에 접속되어 있는 제2 도전형의 제2 저부 반도체 영역을 형성하는 것과, 상기 반도체 기판을 사용하여, 상기 스위칭 장치를 완성시키는 것을 갖는다. 상기 스위칭 장치가, 게이트 절연층과, 게이트 전극과, 제1 반도체 영역을 갖는다. 상기 게이트 절연층은, 상기 제1 트렌치 및 상기 제2 트렌치의 내면을 덮는다. 상기 게이트 전극은, 상기 제1 트렌치 및 상기 제2 트렌치의 내부에 배치되어 있음과 함께 상기 게이트 절연층에 의해 상기 반도체 기판으로부터 절연되어 있다. 상기 제1 반도체 영역은, 상기 제1 트렌치와 상기 제2 트렌치 사이에 배치되어 있고, 상기 보디 영역에 대하여 상측으로부터 접해 있으며, 상기 보디 영역에 의해 상기 제2 반도체 영역으로부터 분리되어 있으며, 상기 게이트 절연층을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극에 대향하는 제1 도전형 영역이다.
또한, 반도체 기판을 사용하여, 상기 스위칭 장치를 완성시키는 공정(process)의 일부(예를 들어, 제1 반도체 영역 등의 반도체 영역의 형성 공정)를, 임의의 타이밍(예를 들어, 제1 트렌치 및 제2 트렌치의 형성 전의 타이밍 등)에서 행해도 된다.
이 제조 방법에 의하면, 상기 제1 트렌치로부터 상기 제2 트렌치에 도달하도록 신장되는 접속 반도체 영역을 형성할 수 있다. 따라서, 이 제조 방법에 의하면, 내장된 pn 다이오드의 순방향 전압 강하가 작은 스위칭 장치를 제조할 수 있다.
본 발명의 예시적인 실시예의 특징, 이점, 및 기술적 및 산업적 의의는 첨부 된 도면을 참조하여 이하에서 설명되며, 동일한 도면 부호는 동일한 요소를 나타낸다.
도 1은, MOSFET의 상면과 단면을 나타낸 사시도.
도 2는, MOSFET의 평면도.
도 3은, 도 1, 2의 III-III선에 있어서의 단면도.
도 4는, 도 1, 2의 IV-IV선에 있어서의 단면도.
도 5는, 가공 전의 반도체 기판의 단면도.
도 6은, 마스크 형성 후의 반도체 기판의 단면도.
도 7은, p형 불순물 주입 후의 반도체 기판의 단면도.
도 8은, n형 불순물 주입 후의 반도체 기판의 단면도.
도 9는, 트렌치 형성 후의 반도체 기판의 단면도.
도 10은, 저부 반도체 영역 형성 후의 반도체 기판의 단면도.
도 11은, 저부 절연층 형성 후의 반도체 기판의 단면도.
도 1 내지 4는, 실시 형태의 MOSFET(10)를 나타내고 있다. 도 3, 4에 나타낸 바와 같이, MOSFET(10)는, 반도체 기판(12)과, 전극, 절연층 등을 구비하고 있다. 또한, 도 1, 2에서는, 도면을 보기 쉽게 하기 위해, 반도체 기판(12)의 상면(12a) 상의 전극, 절연층의 도시를 생략하고 있다. 이하에서는, 반도체 기판(12)의 상면(12a)과 평행한 한 방향을 x 방향이라 하고, 상면(12a)에 평행하며 x 방향에 직교하는 방향을 y 방향이라 하며, 반도체 기판(12)의 두께 방향을 z 방향이라 한다.
반도체 기판(12)은 SiC에 의해 구성되어 있다. 도 1 내지 4에 나타낸 바와 같이, 반도체 기판(12)의 상면(12a)에는, 복수의 트렌치(22)가 설치되어 있다. 각 트렌치(22)는, 상면(12a)에 있어서, y 방향으로 직선 형상으로 길게 신장되어 있다. 복수의 트렌치(22)는, x 방향으로 간격을 두고 배열되어 있다. 각 트렌치(22)의 내부에, 게이트 절연층(24)과 게이트 전극(26)이 배치되어 있다.
게이트 절연층(24)은 트렌치(22)의 내면을 덮고 있다. 게이트 절연층(24)은 산화실리콘에 의해 구성되어 있다. 게이트 절연층(24)은 저부 절연층(24a)과 측면 절연막(24b)을 갖고 있다. 저부 절연층(24a)는 트렌치(22)의 저부에 배치되어 있다. 저부 절연층(24a)는 트렌치(22)의 저면을 덮고 있다. 또한, 저부 절연층(24a)은, 트렌치(22)의 저면 근방에 있어서, 트렌치(22)의 측면을 덮고 있다. 측면 절연막(24b)은, 저부 절연층(24a)의 상부에 위치하는 트렌치(22)의 측면을 덮고 있다.
게이트 전극(26)은 저부 절연층(24a)의 상부에 배치되어 있다. 즉, 게이트 전극(26)과 트렌치(22)의 저면 사이의 절연층이, 저부 절연층(24a)이다. 또한, 게이트 전극(26)과 트렌치(22)의 측면 사이의 절연층이, 측면 절연막(24b)이다. 게이트 전극(26)은, 측면 절연막(24b)과 저부 절연층(24a)에 의해 반도체 기판(12)으로부터 절연되어 있다. 게이트 전극(26)의 상면은, 층간 절연막(28)에 의해 덮여 있다.
측면 절연막(24b)의 두께(즉, 트렌치(22)의 측면과 게이트 전극(26)의 측면 사이의 간격)는, 저부 절연층(24a)의 두께 즉, 저부 절연층(24a)의 상면과 하면 사이의 폭(바꾸어 말하면, 게이트 전극(26)의 하단과 트렌치(22)의 저면 사이의 간격)보다도 얇다.
도 3, 4에 나타낸 바와 같이, 반도체 기판(12)의 상면(12a)에는, 상부 전극(70)이 배치되어 있다. 상부 전극(70)은 층간 절연막(28)을 덮고 있다. 상부 전극(70)은, 층간 절연막(28)이 설치되지 않은 부분에서 반도체 기판(12)의 상면(12a)에 접해 있다. 상부 전극(70)은 층간 절연막(28)에 의해 게이트 전극(26)으로부터 절연되어 있다. 반도체 기판(12)의 하면(12b)에는, 하부 전극(72)이 배치되어 있다. 하부 전극(72)은 반도체 기판(12)의 하면(12b)에 접해 있다.
도 1 내지 4에 나타낸 바와 같이, 반도체 기판(12)의 내부에는, 복수의 소스 영역(30), 복수의 보디 콘택트 영역(31), 보디 영역(32), 드리프트 영역(34), 드레인 영역(35), 복수의 저부 반도체 영역(36) 및 복수의 접속 반도체 영역(38)이 설치되어 있다.
각 소스 영역(30)은 n형 영역이다. 각 소스 영역(30)은 인접하는 2개의 트렌치(22) 사이에 배치되어 있다. 각 소스 영역(30)은 반도체 기판(12)의 상면(12a)에 면하는 범위에 배치되어 있고, 상부 전극(70)에 오믹 접촉되어 있다. 각 소스 영역(30)은, 트렌치(22)의 상단부에 있어서 측면 절연막(24b)에 접해 있다. 각 소스 영역(30)은, 그 양측의 트렌치(22) 내의 게이트 전극(26)에 대하여 측면 절연막(24b)을 통해 대향하고 있다.
각 보디 콘택트 영역(31)은, 소스 영역(30)의 측방에 배치되어 있다. 각 보디 콘택트 영역(31)은, 반도체 기판(12)의 상면(12a)에 면하는 범위에 배치되어 있고, 상부 전극(70)에 오믹 접촉되어 있다. 각 보디 콘택트 영역(31)은, 트렌치(22)와 교차하는 방향(즉, x 방향)으로 길게 신장되어 있다. 각 보디 콘택트 영역(31)은, 트렌치(22)의 상단부에 있어서 측면 절연막(24b)에 접해 있다.
보디 영역(32)은 p형 영역이다. 보디 영역(32)은, 각 소스 영역(30) 및 각 보디 콘택트 영역(31)의 하측에 배치되어 있다. 보디 영역(32)은, 각 소스 영역(30) 및 각 보디 콘택트 영역(31)에 대하여 하측으로부터 접해 있다. 보디 영역(32)의 p형 불순물 농도는, 보디 콘택트 영역(31)의 p형 불순물 농도보다도 낮다. 보디 영역(32)은, 소스 영역(30) 및 보디 콘택트 영역(31)의 하측에서, 측면 절연막(24b)에 접해 있다. 보디 영역(32)은, 각 트렌치(22) 내의 게이트 전극(26)에 대하여 측면 절연막(24b)을 통해 대향하고 있다. 보디 영역(32)의 하단은, 게이트 전극(26)의 하단(즉, 저부 절연층(24a)의 상면)보다도 상측에 배치되어 있다.
드리프트 영역(34)은 n형 영역이다. 드리프트 영역(34)은, 보디 영역(32)의 하측에 배치되어 있고, 보디 영역(32)에 의해 각 소스 영역(30)으로부터 분리되어 있다. 드리프트 영역(34)은, 보디 영역(32)에 대하여 하측으로부터 접해 있다. 드리프트 영역(34)은, 보디 영역(32)의 하측에서, 측면 절연막(24b) 및 저부 절연층(24a)에 접해 있다. 드리프트 영역(34)은, 각 트렌치(22) 내의 게이트 전극(26)에 대하여 측면 절연막(24b)을 통해 대향하고 있다.
드레인 영역(35)은 n형 영역이다. 드레인 영역(35)은, 드리프트 영역(34)보다도 높은 n형 불순물 농도를 갖고 있다. 드레인 영역(35)은, 드리프트 영역(34)의 하측에 배치되어 있다. 드레인 영역(35)은, 드리프트 영역(34)에 대하여 하측으로부터 접해 있다. 드레인 영역(35)은, 반도체 기판(12)의 하면(12b)에 면하는 범위에 설치되어 있고, 하부 전극(72)에 오믹 접촉되어 있다.
각 저부 반도체 영역(36)은 p형 영역이다. 각 저부 반도체 영역(36)은, 대응하는 트렌치(22)의 저면에 면하는 범위에 배치되어 있다. 각 저부 반도체 영역(36)은, 대응하는 트렌치(22)의 저면에 있어서, 저부 절연층(24a)에 접해 있다. 각 저부 반도체 영역(36)은, 대응하는 트렌치(22)의 저면을 따라서 y 방향으로 길게 신장되어 있다. 각 저부 반도체 영역(36)은, 대응하는 트렌치(22)의 저면 전체를 덮고 있다. 각 저부 반도체 영역(36)의 주위는, 드리프트 영역(34)으로 둘러싸여 있다. 각 저부 반도체 영역(36)은, 드리프트 영역(34)에 접해 있다.
도 1에 나타낸 바와 같이, 각 접속 반도체 영역(38)은, 보디 영역(32)으로부터 하측 방향(드리프트 영역(34)측)으로 돌출되는 p형 영역이다. 각 접속 반도체 영역(38)은, 대응하는 보디 콘택트 영역(31)의 하부에 배치되어 있다. 각 접속 반도체 영역(38)은, 대응하는 보디 콘택트 영역(31)을 따라서, 각 트렌치(22)와 교차하는 방향(즉, x 방향)으로 길게 신장되어 있다. 따라서, 도 4에 나타낸 바와 같이, 각 접속 반도체 영역(38)은, 인접하는 2개의 트렌치(22) 사이의 범위에 있어서, 한쪽 트렌치(22)로부터 다른쪽 트렌치(22)에 도달하도록 신장되어 있다. 도 1에 나타낸 바와 같이, 복수의 접속 반도체 영역(38)이, y 방향으로 간격을 두고 배치되어 있다. 도 4에 나타낸 바와 같이, 각 접속 반도체 영역(38)은, 보디 영역(32)의 하단으로부터 트렌치(22)의 하단보다도 깊은 깊이 D1까지 신장되어 있다. 각 접속 반도체 영역(38)은, 보디 영역(32)의 하단으로부터 깊이 D1까지의 깊이 범위 전체에 있어서, x 방향으로 신장되어 있다. 각 접속 반도체 영역(38)은, 각 저부 반도체 영역(36)에 접해 있다. 각 접속 반도체 영역(38)은, 그 저면 및 측면에 있어서, 드리프트 영역(34)에 접해 있다. 각 접속 반도체 영역(38)의 p형 불순물 농도는, 각 보디 콘택트 영역(31)의 p형 불순물 농도, 및 보디 영역(32)의 p형 불순물 농도보다도 낮다.
상술한 바와 같이, 복수의 보디 콘택트 영역(31), 보디 영역(32), 복수의 접속 반도체 영역(38) 및 복수의 저부 반도체 영역(36)은, 서로 접속된 p형 영역이다. 본 명세서에 있어서는, 반도체 기판(12)의 상면(12a)을 따라서 가로 방향(x 방향 및 y 방향)으로 분포되어 있는 p형 영역이, 보디 영역(32)이다. 또한, 보디 영역(32)으로부터 상측으로 돌출되어 상면(12a)에 달하고 있는 p형 영역이, 보디 콘택트 영역(31)이다. 또한, 트렌치(22)의 저면 직하에 위치하는 p형 영역이, 저부 반도체 영역(36)이다. 또한, 보디 영역(32)으로부터 하측으로 돌출되어 저부 반도체 영역(36)에 연결되어 있는 p형 영역이, 접속 반도체 영역(38)이다.
이어서, MOSFET(10)의 동작에 대하여 설명한다. MOSFET(10)의 사용 시에는, MOSFET(10)와 부하(예를 들어, 모터)와 전원이 직렬로 접속된다. MOSFET(10)와 부하의 직렬 회로에 대하여 전원 전압(본 실시 형태에서는, 약 800V)이 인가된다. MOSFET(10)의 드레인측(하부 전극(72))이 소스측(상부 전극(70))보다도 고전위가 되는 방향으로, 전원 전압이 인가된다. 게이트 전극(26)에 게이트 온 전위(게이트 임계값보다도 높은 전위)를 인가하면, 측면 절연막(24b)에 접하는 범위의 보디 영역(32)에 채널(반전층)이 형성되고, MOSFET(10)가 온된다. 게이트 전극(26)에 게이트 오프 전위(게이트 임계값 이하의 전위)를 인가하면, 채널이 소멸되어, MOSFET(10)가 오프된다. 이하에, MOSFET(10)의 턴오프 시와 턴온 시의 동작에 대해서, 상세하게 설명한다.
MOSFET(10)를 턴오프시킬 경우에는, 게이트 전극(26)의 전위를 게이트 온 전위로부터 게이트 오프 전위로 내린다. 그러자, 채널이 소실되고, 하부 전극(72)의 전위가 상승한다. 하부 전극(72)의 전위는, 상부 전극(70)에 대하여 전원 전압분(즉, 약 800V)만큼 높은 전위까지 상승한다. 저부 반도체 영역(36)은, 접속 반도체 영역(38), 보디 영역(32) 및 보디 콘택트 영역(31)을 통해 상부 전극(70)에 접속되어 있다. 이 때문에, 하부 전극(72)의 전위가 상승되고 있는 기간 내에, 저부 반도체 영역(36)의 전위는 상부 전극(70)과 대략 동일한 전위(즉, 0V에 가까운 전위)에 고정되어 있다. 하부 전극(72)의 전위 상승에 따라서, 드레인 영역(35) 및 드리프트 영역(34)의 전위도 상승한다. 드리프트 영역(34)의 전위가 상승하면, 보디 영역(32)과 드리프트 영역(34) 사이에 전위차가 발생한다. 이 때문에, 보디 영역(32)과 드리프트 영역(34)의 계면의 pn 접합에 역전압이 인가된다. 따라서, 보디 영역(32)으로부터 드리프트 영역(34)으로 공핍층이 퍼진다. 또한, 드리프트 영역(34)의 전위가 상승하면, 저부 반도체 영역(36)과 드리프트 영역(34) 사이에 전위차가 발생한다. 이 때문에, 저부 반도체 영역(36)과 드리프트 영역(34)의 계면의 pn 접합에 역전압이 인가된다. 따라서, 저부 반도체 영역(36)으로부터 드리프트 영역(34)으로 공핍층이 퍼진다. 이렇게 드리프트 영역(34) 내로 공핍층이 퍼짐으로써, 드리프트 영역(34) 내에 있어서의 전계 집중이 억제된다. 특히, 저부 반도체 영역(36)으로부터 퍼지는 공핍층에 의해, 트렌치(22)의 저면 근방에 있어서의 전계 집중이 억제된다.
또한, 접속 반도체 영역(38) 내에 결정 결함이 많이 존재하고 있으면, MOSFET(10)가 오프되어 있을 때에 접속 반도체 영역(38)을 통해 누설 전류가 흐른다. 이후에 상세하게 설명하지만, 본 실시 형태에서는, 접속 반도체 영역(38)이 고온 이온 주입에 의해 형성되므로, 접속 반도체 영역(38) 내의 결정 결함이 적다. 따라서, MOSFET(10)가 오프되어 있을 때에 누설 전류가 흐르기 어렵다.
MOSFET(10)를 턴온시킬 경우에는, 게이트 전극(26)의 전위를 게이트 오프 전위로부터 게이트 온 전위로 인상한다. 그러자, 측면 절연막(24b)에 접해 있는 범위의 보디 영역(32)에 전자가 가까이 끌어당겨진다. 이에 의해, 이 범위의 보디 영역(32)이 p형으로부터 n형으로 반전되고, 채널이 형성된다. 채널에 의해, 소스 영역(30)과 드리프트 영역(34)이 접속된다. 이에 의해, 드리프트 영역(34), 드레인 영역(35) 및 하부 전극(72)의 전위가 저하된다. 드리프트 영역(34)의 전위가 저하되면, 보디 영역(32)과 드리프트 영역(34)의 계면의 pn 접합에 인가되었던 역전압이 저하된다. 이 때문에, 보디 영역(32)으로부터 드리프트 영역(34)으로 퍼져 있던 공핍층이, 보디 영역(32)을 향해 수축한다. 또한, 드리프트 영역(34)의 전위가 저하되면, 저부 반도체 영역(36)과 드리프트 영역(34)의 계면의 pn 접합에 인가되었던 역전압이 저하된다. 이 때문에, 저부 반도체 영역(36)으로부터 드리프트 영역(34)으로 퍼져 있던 공핍층이, 저부 반도체 영역(36)을 향해 수축한다. 이와 같이, 드리프트 영역(34) 내로 퍼져 있던 공핍층이 수축함으로써, 드리프트 영역(34)의 저항이 저하된다. 따라서, 상부 전극(70)으로부터, 소스 영역(30), 채널, 드리프트 영역(34), 드레인 영역(35)을 경유하여 하부 전극(72)에 전자가 흐르게 된다. 즉, MOSFET(10)가 온된다.
또한, MOSFET(10)의 내부에는, 보디 콘택트 영역(31), 보디 영역(32), 접속 반도체 영역(38) 및 저부 반도체 영역(36)을 포함하는 p형 영역과, 드리프트 영역(34) 및 드레인 영역(35)을 포함하는 n형 영역에 의해, pn 다이오드가 형성되어 있다. 외부 회로의 동작에 의해, 상부 전극(70)의 전위가 하부 전극(72)의 전위보다도 높아지는 경우가 있다. 이 경우, pn 다이오드에 전류가 흐른다. p형 영역과 n형 영역의 계면의 pn 접합의 면적이 넓을수록, pn 다이오드의 순방향 전압 강하는 작아진다. 가령 접속 반도체 영역(38)이 존재하지 않는다고 하면, pn 다이오드의pn 접합은, 보디 영역(32)과 드리프트 영역(34)의 계면만이다. 이에 비해, 본 실시 형태에서는, 보디 영역(32)으로부터 하측으로 돌출되는 접속 반도체 영역(38)이 설치되어 있다. 이 때문에, 접속 반도체 영역(38)의 측면 및 저면도, pn 다이오드의 pn 접합으로서 기능한다. 따라서, 본 실시 형태에서는, pn 접합의 면적이 넓고, pn 다이오드의 순방향 전압 강하가 작다. 또한, 본 실시 형태에서는, 접속 반도체 영역(38)의 p형 불순물 농도가, 보디 콘택트 영역(31)의 p형 불순물 농도 및 보디 영역(32)의 p형 불순물 농도보다도 낮다. 이와 같이, pn 접합을 구성하는 부분의 p형 영역(즉, 접속 반도체 영역(38))의 p형 불순물 농도를 낮게 함으로써 pn 다이오드의 순방향 전압 강하를 보다 작게 할 수 있다. 이와 같이, pn 다이오드의 순방향 전압 강하가 작으므로, pn 다이오드에 전류가 흐를 때에 발생하는 손실이 작다.
또한, 일본 특허 공개 제2015-118966호과 같이, 게이트 절연층의 근방에만 접속 반도체 영역(저부 반도체 영역과 보디 영역을 접속하는 p형 영역)이 설치되어 있는 경우에도, 접속 반도체 영역과 드리프트 영역 사이의 계면이 pn 다이오드의 pn 접합으로서 기능한다. 그러나, 이 경우에는, 본 실시 형태의 경우(즉, 접속 반도체 영역이 한쪽 트렌치로부터 다른쪽 트렌치까지 신장되어 있는 경우)에 비해, 접속 반도체 영역과 드리프트 영역 사이의 계면의 pn 접합의 면적이 작다. 본 실시 형태의 구성에 의하면, 일본 특허 공개 제2015-118966호의 구성보다도 더욱 pn 다이오드의 pn 접합의 면적을 크게 할 수 있어, pn 다이오드의 순방향 전압 강하를 더욱 작게 할 수 있다.
이어서, 도 5 내지 11을 사용하여, MOSFET(10)의 제조 방법에 대하여 설명한다. 또한, 도 5 내지 11은, MOSFET(10)의 제조 과정에 있어서의 반도체 기판의 단면이다. 도 5 내지 11에 있어서, 우측 단면은, 접속 반도체 영역(38)이 설치되지 않는 부분의 단면(도 3에 상당하는 단면의 일부)을 나타내고 있고, 좌측 단면은, 접속 반도체 영역(38)이 설치되는 부분의 단면(도 4에 상당하는 단면의 일부)을 나타내고 있다.
먼저, 도 5에 나타낸 바와 같이, 드레인 영역(35), 드리프트 영역(34) 및 보디 영역(32)을 구비하는 반도체 기판(12x)(MOSFET(10)의 재료가 되는 반도체 기판)을 준비한다. 반도체 기판(12x)은 SiC에 의해 구성되어 있다. 드리프트 영역(34)은, 드레인 영역(35) 상에 에피택셜 성장에 의해 형성된 영역이다. 보디 영역(32)은, 드리프트 영역(34) 상에 에피택셜 성장 또는 이온 주입에 의해 형성된 영역이다.
이어서, 도 6에 나타낸 바와 같이, 반도체 기판(12x)의 상면(12a)에 마스크(80)를 형성한다. 마스크(80)는, 높은 내열성을 갖는 재료(예를 들어, 산화실리콘 등)에 의해 형성한다. 이어서, 마스크(80)를 패터닝함으로써, 마스크(80)에 개구부(82)를 형성한다. 개구부(82)는, 접속 반도체 영역(38)을 형성해야 할 부분의 상부에 설치된다.
이어서, 도 7에 나타낸 바와 같이, 마스크(80)를 통해 반도체 기판(12x)의 상면(12a)을 향해서 p형 불순물을 조사한다. 여기에서는, 반도체 기판(12x)을 약 150℃로 가열한 상태에서 p형 불순물을 조사한다(소위, 고온 이온 주입). 개구부(82) 내에서는, p형 불순물이 반도체 기판(12x)에 주입된다. 마스크(80)에 의해 덮여 있는 범위에서는, 마스크(80)에 의해 p형 불순물의 반도체 기판(12x)으로의 주입이 방지된다. 여기에서는, 조사 에너지를 변경하면서 복수회 p형 불순물을 조사함으로써, 얕은 위치로부터 비교적 깊은 위치까지 넓은 범위에 p형 불순물을 주입한다. 이에 의해, 도 7에 나타낸 바와 같이, 보디 콘택트 영역(31)과 접속 반도체 영역(38)을 형성한다. 보디 콘택트 영역(31)은, 반도체 기판(12x)의 상면(12a)에 노출되도록 형성된다. 또한, 얕은 범위에는 p형 불순물을 고농도로 주입함으로써, p형 불순물 농도가 높은 보디 콘택트 영역(31)을 형성하고, 깊은 범위에는 p형 불순물을 저농도로 주입함으로써, p형 불순물 농도가 낮은 접속 반도체 영역(38)을 형성한다. 고온 이온 주입에 의해 접속 반도체 영역(38)과 보디 콘택트 영역(31)이 형성되므로, 이들 영역 내에 결정 결함이 발생하기 어렵다. 따라서, 결정 결함 밀도가 낮은 접속 반도체 영역(38)과 보디 콘택트 영역(31)을 형성할 수 있다.
이어서, 도 8에 나타낸 바와 같이, 반도체 기판(12x)의 상면(12a)에 n형 불순물을 주입함으로써, 소스 영역(30)을 형성한다. 또한, 보디 콘택트 영역(31)에도 n형 불순물이 주입되지만, 보디 콘택트 영역(31)의 p형 불순물 농도가 높으므로, 보디 콘택트 영역(31)의 범위 내에는 소스 영역(30)은 형성되지 않는다. 또한, 소스 영역(30)을 형성하기 위한 n형 불순물 주입을, 접속 반도체 영역(38) 및 보디 콘택트 영역(31)을 형성하기 위한 p형 불순물 주입(도 7)보다도 먼저 행해도 된다.
이어서, 도 9에 나타낸 바와 같이, 반도체 기판(12x)의 상면(12a)을 선택적으로 에칭함으로써, 트렌치(22)를 형성한다. 여기에서는, 보디 영역(32)을 관통하도록 트렌치(22)를 형성한다. 또한, 반도체 기판(12x)의 상면(12a)측으로부터 보았을 때에, 각 트렌치(22)가 접속 반도체 영역(38) 및 보디 콘택트 영역(31)을 횡단하도록 각 트렌치(22)를 형성한다. 접속 반도체 영역(38)을 갖지 않은 범위에서는, 트렌치(22)의 하단은 드리프트 영역(34) 내에 위치하고 있다. 접속 반도체 영역(38)을 갖는 범위에서는, 트렌치(22)의 하단은 접속 반도체 영역(38) 내(보다 상세하게는, 접속 반도체 영역(38)의 하단 근방)에 위치하고 있다.
이어서, 도 10에 나타낸 바와 같이, 트렌치(22)의 저면에 p형 불순물을 주입함으로써, 저부 반도체 영역(36)을 형성한다. 저부 반도체 영역(36)은 접속 반도체 영역(38)에 접속된다.
이어서, LP-CVD 등에 의해 트렌치(22) 내에 산화실리콘을 매립하고, 그 후에 산화실리콘을 에칭한다. 이에 의해, 도 11에 나타낸 바와 같이, 저부 절연층(24a)을 형성한다. 그 후, 종래 주지된 방법에 의해, 측면 절연막(24b), 게이트 전극(26), 층간 절연막(28), 상부 전극(70) 및 하부 전극(72) 등을 형성함으로써, 도 1 내지 4에 나타낸 MOSFET(10)가 완성된다.
이 방법에 의하면, 접속 반도체 영역(38)을 고온 이온 주입에 의해 형성할 수 있으므로, 접속 반도체 영역(38) 내의 결정 결함 밀도를 작게 할 수 있다. 또한, 일본 특허 공개 제2015-118966호와 같이, 게이트 절연층의 근방에만 접속 반도체 영역(저부 반도체 영역과 보디 영역을 접속하는 p형 영역)이 설치되어 있는 경우에는, 반도체 기판에 대하여 경사진 방향으로 p형 불순물을 조사함으로써, 트렌치의 측면에 p형 불순물을 주입함으로써, 접속 반도체 영역을 형성할 수 있다. 이 경우에, 트렌치의 측면 일부에만 p형 불순물을 주입해야 하므로, 트렌치의 측면에 패터닝된 마스크를 형성할 필요가 있다. 트렌치의 폭이 매우 좁으므로, 트렌치의 측면에 있어서 마스크를 패터닝하기 위해서는, 마스크로서 유기 재료(예를 들어, 포토레지스트)를 사용할 필요가 있다. 유기 재료는 내열성이 낮으므로, 트렌치의 측면으로의 이온 주입을 고온에서 행할 수 없다. 따라서, 비교적 낮은 온도(예를 들어, 상온)에서 이온 주입을 행할 필요가 있다. 상온 이온 주입에서는, 접속 반도체 영역 내에 다량의 결정 결함이 생성된다. 따라서, MOSFET가 오프되어 있을 때에 접속 반도체 영역을 통해 누설 전류가 흐르기 쉬워진다. 이에 비해, 본 실시 형태의 제조 방법에서는, 반도체 기판(12x)의 상면(12a)에 대한 이온 주입에 의해 접속 반도체 영역(38)을 형성하므로, 내열성이 높은 무기 재료의 마스크(80)를 사용할 수 있다. 따라서, 고온 이온 주입에 의해 접속 반도체 영역(38)을 형성하는 것이 가능하여, 접속 반도체 영역(38) 내에 형성되는 결정 결함이 적다. 따라서, 이 방법에 의하면, 누설 전류가 발생하기 어려운 MOSFET(10)를 제조할 수 있다.
또한, 이 제조 방법에 의하면, 접속 반도체 영역(38)과 보디 콘택트 영역(31)을 동일한 마스크(80)를 사용하여 이온 주입에 의해 형성할 수 있다. 따라서, 효율적으로 MOSFET(10)를 제조할 수 있다.
또한, 상술한 제조 방법에서는, 접속 반도체 영역(38)을 고온 이온 주입에 의해 형성하였지만, 다른 제조 방법에서는, 접속 영역(38)을 매립하여 에피택셜 성장에 의해 형성해도 된다.
또한, 상술한 실시 형태에서는, 접속 반도체 영역(38)의 p형 불순물 농도가 보디 콘택트 영역(31)의 p형 불순물 농도보다도 낮았다. 그러나, 접속 반도체 영역(38)의 p형 불순물 농도가 보디 콘택트 영역(31)의 p형 불순물 농도와 동일한 정도여도 된다. 이 경우, 접속 반도체 영역(38)의 p형 불순물 농도를 1×1019atoms/ cm3 이상으로 할 수 있다. 이 구성에 의하면, MOSFET(10)가 오프되어 있을 때에 접속 반도체 영역(38) 전체가 공핍화되는 것을 방지할 수 있다. 이 때문에, MOSFET(10)가 오프되어 있을 때에, 트렌치(22)의 하부로부터 접속 반도체 영역(38)의 하부에 걸쳐 등전위선이 가로 방향으로 신장되기 쉬워지며, 전계 집중이 억제된다. 따라서, MOSFET(10)의 내압이 보다 향상된다.
또한, 접속 반도체 영역(38)의 짧은 방향(y 방향)의 폭을, 1.0㎛ 이상으로 할 수 있다. 이 구성에 의하면, MOSFET(10)가 오프되어 있을 때에 접속 반도체 영역(38) 전체가 공핍화되는 것을 방지할 수 있다. 이 때문에, MOSFET(10)가 오프되어 있을 때에, 트렌치(22)의 하부로부터 접속 반도체 영역(38)의 하부에 걸쳐 등전위선이 가로 방향으로 신장되기 쉬워지며, 전계 집중이 억제된다. 따라서, MOSFET(10)의 내압이 보다 향상된다.
또한, 상술한 실시 형태에서는, ｎ채널형 MOSFET에 대하여 설명하였지만, p채널형 MOSFET에 본 명세서에 개시된 기술을 적용해도 된다. 상술한 실시 형태의 n형 영역과 p형 영역을 교체함으로써 p채널형 MOSFET를 구성할 수 있다.
실시 형태의 소스 영역(30)은, 본 발명의 제1 반도체 영역의 일례이다. 실시 형태의 드리프트 영역(34)은, 본 발명의 제2 반도체 영역의 일례이다.
본 명세서에서 개시되는 기술 요소에 대해서, 이하에 기재한다. 또한, 이하의 각 기술 요소는, 각각 독립적으로 유용한 것이다.
본 명세서에서 개시되는 일례의 스위칭 장치는, 접속 반도체 영역을 복수개 갖는다. 상기 복수의 접속 반도체 영역이, 제1 트렌치와 제2 트렌치의 길이 방향으로 간격을 두고 배치되어 있다.
이 구성에 의하면, 저부 반도체 영역의 전위가 보다 안정된다. 또한, 스위칭 장치가 내장된 pn 다이오드의 pn 접합의 면적이 증가하므로, pn 다이오드의 순방향 전압 강하가 더욱 작아진다.
본 명세서에서 개시되는 일례의 스위칭 장치는, 반도체 기판의 상면에 배치되어 있는 상부 전극을 더 갖는다. 또한, 반도체 기판이, 보디 콘택트 영역을 더 갖는다. 보디 콘택트 영역은, 접속 반도체 영역의 상부에 배치되어 있고, 상부 전극에 접해 있으며, 보디 영역에 접속되어 있는 제2 도전형 영역이다.
이 구성에 의하면, 보디 콘택트 영역에 의해 보디 영역을 상부 전극에 접속시킬 수 있다. 또한, 보디 콘택트 영역이 접속 반도체 영역의 상부에 배치되어 있으므로, 스위칭 장치의 제조 시에, 접속 반도체 영역 형성용 마스크와 동일한 마스크를 사용하여(즉, 접속 반도체 영역을 형성하기 위해 사용되는 마스크를 사용하여) 불순물 주입을 행함으로써 보디 콘택트 영역을 형성할 수 있다. 효율적으로 접속 반도체 영역과 보디 콘택트 영역을 형성할 수 있다.
본 명세서에서 개시되는 일례의 구성에서는, 접속 반도체 영역의 제2 도전형 불순물 농도가, 보디 콘택트 영역의 제2 도전형 불순물 농도보다도 낮다.
이 구성에 의하면, 스위칭 장치가 내장된 pn 다이오드의 순방향 전압 강하를 더 낮게 할 수 있다.
본 명세서에서 개시되는 일례의 제조 방법은, 접속 반도체 영역을 형성할 때의 마스크와 동일한 마스크를 통해(즉, 접속 반도체 영역을 형성하기 위해 사용되는 마스크를 통해) 반도체 기판의 상면에 제2 도전형 불순물을 주입함으로써, 접속 반도체 영역의 상부에 배치되어 있고, 반도체 기판의 상면에 노출되어 있으며, 보디 영역에 접속되어 있는 제2 도전형 보디 콘택트 영역을 형성하는 것과, 반도체 기판의 상면에 보디 콘택트 영역에 접하는 상부 전극을 형성하는 것을 추가로 갖는다.
이 구성에 의하면, 접속 반도체 영역 형성용 마스크와 동일한 마스크를 사용하여 불순물 주입을 행함으로써 보디 콘택트 영역을 형성할 수 있다. 효율적으로 접속 반도체 영역과 보디 콘택트 영역을 형성할 수 있다.
이상, 본 발명의 구체예를 상세하게 설명하였지만, 이들은 예시에 지나지 않고, 본 발명의 범위를 한정하는 것은 아니다. 본 발명의 기술에는, 이상에서 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 또는 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 상기 구체예의 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수의 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판의 상면에 설치된 제1 트렌치;
    상기 반도체 기판의 상기 상면에 설치되고, 상기 제1 트렌치로부터 간격을 두고 배치되어 있는 제2 트렌치;
    상기 제1 트렌치 및 상기 제2 트렌치의 내면을 덮는 게이트 절연층(24); 및
    상기 제1 트렌치 및 상기 제2 트렌치의 내부에 배치되어 있고, 상기 게이트 절연층(24)에 의해 상기 반도체 기판으로부터 절연되어 있는 게이트 전극(26)
    을 포함하고,
    상기 반도체 기판이,
    상기 제1 트렌치와 상기 제2 트렌치 사이에 배치되어 있고, 상기 게이트 절연층(24)을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극(26)에 대향하는 제1 도전형의 제1 반도체 영역(30)과,
    상기 제1 반도체 영역(30)에 대하여 하측으로부터 접해 있으며, 상기 게이트 절연층(24)을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극(26)에 대향하는 제2 도전형 보디 영역(32)과,
    상기 보디 영역(32)에 대하여 하측으로부터 접해 있으며, 상기 보디 영역(32)에 의해 상기 제1 반도체 영역(30)으로부터 분리되어 있으며, 상기 게이트 절연층(24)을 통해 상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 게이트 전극(26)과 대향하는 제1 도전형의 제2 반도체 영역(34)과,
    상기 제1 트렌치의 저면에 면하는 범위에 배치되어 있고, 상기 제2 반도체 영역(34)에 접해 있는 제2 도전형의 제1 저부 반도체 영역과,
    상기 제2 트렌치의 저면에 면하는 범위에 배치되어 있고, 상기 제2 반도체 영역(34)에 접해 있는 제2 도전형의 제2 저부 반도체 영역과,
    상기 보디 영역(32)의 하측 범위의 일부에 설치되어 있고, 상기 보디 영역(32)의 하단 깊이로부터 상기 제1 트렌치 및 상기 제2 트렌치의 저면 깊이까지의 깊이 범위에 있어서 상기 제1 트렌치로부터 상기 제2 트렌치에 도달하도록 신장되어 있고, 상기 제2 반도체 영역(34)에 접해 있으며, 상기 보디 영역(32), 상기 제1 저부 반도체 영역 및 상기 제2 저부 반도체 영역에 접속되어 있는 제2 도전형의 접속 반도체 영역(38)을 갖는,
    스위칭 장치.
  2. 제1항에 있어서,
    상기 접속 반도체 영역(38)을 복수개 갖고, 상기 복수의 접속 반도체 영역(38)이, 상기 제1 트렌치와 상기 제2 트렌치의 길이 방향으로 간격을 두고 배치되어 있는,
    스위칭 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 상기 상면에 배치되어 있는 상부 전극을 더 갖고, 상기 반도체 기판이, 상기 접속 반도체 영역(38)의 상부에 배치되어 있고, 상기 상부 전극에 접해 있으며, 상기 보디 영역(32)에 접속되어 있는 제2 도전형의 보디 콘택트 영역(31)을 더 갖는,
    스위칭 장치.
  4. 제3항에 있어서,
    상기 접속 반도체 영역(38)의 제2 도전형 불순물 농도가, 상기 보디 콘택트 영역(31)의 제2 도전형 불순물 농도보다도 낮은,
    스위칭 장치.
  5. 제1 도전형의 제2 반도체 영역(34)과, 상기 제2 반도체 영역(34)에 대하여 상측으로부터 접해 있는 제2 도전형 보디 영역(32)을 갖고, 상기 보디 영역(32)이 상면에 노출되어 있는 반도체 기판을 준비하는 것;
    상기 반도체 기판의 상기 상면에 마스크를 통해 제2 도전형 불순물을 주입함으로써, 상기 보디 영역(32)으로부터 하측으로 돌출되는 제2 도전형의 접속 반도체 영역(38)을 형성하는 것;
    상기 반도체 기판의 상기 상면에, 상기 보디 영역(32)을 관통하여 상기 제2 반도체 영역(34)에 도달함과 함께 상기 반도체 기판의 상기 상면측으로부터 보았을 때에 상기 접속 반도체 영역(38)을 횡단하도록 신장되는 제1 트렌치 및 제2 트렌치를 형성하는 것;
    상기 제1 트렌치의 저면에 제2 도전형 불순물을 주입함으로써 상기 접속 반도체 영역(38)에 접속되어 있는 제2 도전형의 제1 저부 반도체 영역을 형성함과 함께 상기 제2 트렌치의 저면에 제2 도전형 불순물을 주입함으로써 상기 접속 반도체 영역(38)에 접속되어 있는 제2 도전형의 제2 저부 반도체 영역을 형성하는 것; 및
    상기 반도체 기판을 사용하여, 스위칭 장치를 완성시키는 것
    을 포함하고,
    상기 스위칭 장치가, 상기 제1 트렌치 및 상기 제2 트렌치의 내면을 덮는 게이트 절연층(24)과, 상기 제1 트렌치 및 상기 제2 트렌치의 내부에 배치되어 있고, 상기 게이트 절연층(24)에 의해 상기 반도체 기판으로부터 절연되어 있는 게이트 전극(26)과, 상기 제1 트렌치와 상기 제2 트렌치 사이에 배치되어 있고, 상기 보디 영역(32)에 대하여 상측으로부터 접해 있으며, 상기 보디 영역(32)에 의해 상기 제2 반도체 영역(34)으로부터 분리되어 있고, 상기 게이트 절연층(24)을 통해 상기 제1 트렌치 내 및 상기 제2 트렌치 내의 상기 게이트 전극(26)에 대향하는 제1 도전형의 제1 반도체 영역(30)을 갖는,
    스위칭 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 반도체 기판을 가열한 상태에서, 상기 반도체 기판의 상기 상면에 상기 마스크를 통해 상기 제2 도전형 불순물을 주입함으로써, 상기 접속 반도체 영역(38)이 형성되는,
    제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 접속 반도체 영역(38)을 형성하기 위해 사용되는 상기 마스크를 통해 상기 반도체 기판의 상기 상면에 제2 도전형 불순물을 주입함으로써, 상기 접속 반도체 영역(38)의 상부에 배치되어 있고, 상기 반도체 기판의 상기 상면에 노출되어 있으며, 상기 보디 영역(32)에 접속되어 있는 제2 도전형의 보디 콘택트 영역(31)을 형성하는 것; 및
    상기 반도체 기판의 상기 상면에, 상기 보디 콘택트 영역(31)에 접하는 상부 전극을 형성하는 것
    을 더 포함하는, 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 기판을 가열한 상태에서, 상기 반도체 기판의 상기 상면에 상기 마스크를 통해 상기 제2 도전형 불순물을 주입함으로써, 상기 보디 콘택트 영역(31)이 형성되는,
    제조 방법.
KR1020170103312A 2016-09-15 2017-08-16 스위칭 장치와 그 제조 방법 KR101906733B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016180714A JP6763727B2 (ja) 2016-09-15 2016-09-15 スイッチング装置とその製造方法
JPJP-P-2016-180714 2016-09-15

Publications (2)

Publication Number Publication Date
KR20180030425A KR20180030425A (ko) 2018-03-23
KR101906733B1 true KR101906733B1 (ko) 2018-12-05

Family

ID=61560945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170103312A KR101906733B1 (ko) 2016-09-15 2017-08-16 스위칭 장치와 그 제조 방법

Country Status (4)

Country Link
US (1) US10121862B2 (ko)
JP (1) JP6763727B2 (ko)
KR (1) KR101906733B1 (ko)
CN (1) CN107833921B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
DE112022005320T5 (de) * 2021-12-08 2024-08-29 Rohm Co., Ltd. Halbleitervorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009259896A (ja) 2008-04-14 2009-11-05 Denso Corp 炭化珪素半導体装置の製造方法
US20170110571A1 (en) 2015-10-20 2017-04-20 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP5500002B2 (ja) * 2010-08-31 2014-05-21 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5728992B2 (ja) * 2011-02-11 2015-06-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5763514B2 (ja) * 2011-12-13 2015-08-12 トヨタ自動車株式会社 スイッチング素子の製造方法
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP5776610B2 (ja) * 2012-04-03 2015-09-09 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6112700B2 (ja) * 2012-08-17 2017-04-12 ローム株式会社 半導体装置
JP6219704B2 (ja) 2013-12-17 2017-10-25 トヨタ自動車株式会社 半導体装置
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009259896A (ja) 2008-04-14 2009-11-05 Denso Corp 炭化珪素半導体装置の製造方法
US20170110571A1 (en) 2015-10-20 2017-04-20 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2018046197A (ja) 2018-03-22
US20180076289A1 (en) 2018-03-15
KR20180030425A (ko) 2018-03-23
CN107833921B (zh) 2021-06-18
US10121862B2 (en) 2018-11-06
JP6763727B2 (ja) 2020-09-30
CN107833921A (zh) 2018-03-23

Similar Documents

Publication Publication Date Title
TWI575718B (zh) 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體
TWI631710B (zh) 超接合半導體裝置之製造方法
JP6784921B2 (ja) スイッチング素子とその製造方法
WO2017217198A1 (ja) 半導体装置
KR101906733B1 (ko) 스위칭 장치와 그 제조 방법
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
TWI575736B (zh) 雙溝槽閘極絕緣閘雙極電晶體結構
JP6606007B2 (ja) スイッチング素子
KR20100064263A (ko) 반도체 소자 및 이의 제조 방법
KR101701667B1 (ko) 트렌치 게이트 전극을 이용하는 ｉｇｂｔ
US8937502B2 (en) Lateral insulated gate turn-off devices
JP2019087611A (ja) スイッチング素子とその製造方法
JP2019079833A (ja) スイッチング素子とその製造方法
US10243035B2 (en) Method of manufacturing switching element
JP2017224719A (ja) 半導体装置
JPWO2020075248A1 (ja) 半導体装置及びその製造方法
JPWO2019186785A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2017191817A (ja) スイッチング素子の製造方法
JP2020064910A (ja) スイッチング素子
JP2006261562A (ja) 半導体装置
US8039906B2 (en) High-voltage metal oxide semiconductor device and fabrication method thereof
JP2019040987A (ja) スイッチング素子の製造方法
KR102159418B1 (ko) 슈퍼 정션 mosfet 및 그 제조 방법
JP7405230B2 (ja) スイッチング素子
JP2003017700A (ja) バイポーラ型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant