図1〜3は、実施形態のMOSFET10を示している。図2、3に示すように、MOSFET10は、半導体基板12と、電極、絶縁層等を備えている。なお、図1では、図の見易さのため、半導体基板12の上面12a上の電極、絶縁層の図示を省略している。以下では、半導体基板12の上面12aと平行な一方向をx方向といい、上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。
半導体基板12は、SiCにより構成されている。図1〜3に示すように、半導体基板12の上面12aには、複数のゲートトレンチ22が設けられている。各ゲートトレンチ22は、上面12aにおいて、y方向に直線状に長く伸びている。複数のゲートトレンチ22は、x方向に間隔を開けて配列されている。各ゲートトレンチ22の内部に、ゲート絶縁層24とゲート電極26が配置されている。
ゲート絶縁層24は、ゲートトレンチ22の内面を覆っている。ゲート絶縁層24は、酸化シリコンにより構成されている。ゲート絶縁層24は、底部絶縁層24aと側面絶縁膜24bを有している。底部絶縁層24aは、ゲートトレンチ22の底部に配置されている。底部絶縁層24aは、ゲートトレンチ22の底面を覆っている。また、底部絶縁層24aは、ゲートトレンチ22の底面近傍において、ゲートトレンチ22の側面を覆っている。側面絶縁膜24bは、底部絶縁層24aの上部に位置するゲートトレンチ22の側面を覆っている。
ゲート電極26は、底部絶縁層24aの上部に配置されている。すなわち、ゲート電極26とゲートトレンチ22の底面の間の絶縁層が、底部絶縁層24aである。また、ゲート電極26とゲートトレンチ22の側面の間の絶縁層が、側面絶縁膜24bである。ゲート電極26は、側面絶縁膜24bと底部絶縁層24aによって半導体基板12から絶縁されている。ゲート電極26の上面は、層間絶縁膜28によって覆われている。
側面絶縁膜24bの厚み(すなわち、ゲートトレンチ22の側面とゲート電極26の側面の間の間隔)は、底部絶縁層24aの厚み(すなわち、底部絶縁層24aの上面と下面の間の幅(言い換えると、ゲート電極26の下端とゲートトレンチ22の底面の間の間隔))よりも薄い。
図2、3に示すように、半導体基板12の上面12aには、上部電極70が配置されている。上部電極70は、層間絶縁膜28を覆っている。上部電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。上部電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、下部電極72が配置されている。下部電極72は、半導体基板12の下面12bに接している。
図1〜3に示すように、半導体基板12の内部には、複数のソース領域30、複数のボディコンタクト領域31、ボディ領域32、複数の接続領域38、複数の埋め込み層39、ドリフト領域34、ドレイン領域35、及び、複数の底部領域36が設けられている。
各ソース領域30は、n型領域である。隣接する2つのゲートトレンチ22の間の各領域に、2つのソース領域30が配置されている。各ソース領域30は、半導体基板12の上面12aに臨む範囲に配置されており、上部電極70にオーミック接触している。各ソース領域30は、ゲートトレンチ22の上端部において側面絶縁膜24bに接している。各ソース領域30は、ゲート電極26に対して側面絶縁膜24bを介して対向している。各ソース領域30は、ゲートトレンチ22に沿ってy方向に直線状に長く伸びている。
ボディコンタクト領域31、ボディ領域32、接続領域38、及び、埋め込み層39は、互いに連続するp型領域を、機能及び形成方法によって便宜的に区分した領域である。したがって、これらの領域の間に明確な境界は存在しないが、図2及び3では機能及び形成方法に基づいてこれらの領域の間の境界を破線により示している。
図2、3に示すように、各ボディコンタクト領域31は、2つのソース領域30の間に配置されている。各ボディコンタクト領域31は、半導体基板12の上面12aに臨む範囲に配置されており、上部電極70にオーミック接触している。図1に示すように、各ボディコンタクト領域31は、ソース領域30に沿ってy方向に直線状に長く伸びている。
ボディ領域32は、p型領域である。図2、3に示すように、ボディ領域32は、各ソース領域30及び各ボディコンタクト領域31の下側に配置されている。ボディ領域32は、各ソース領域30及び各ボディコンタクト領域に対して下側から接している。ボディ領域32のp型不純物濃度は、ボディコンタクト領域31のp型不純物濃度よりも低い。ボディ領域32は、ソース領域30の下側で、側面絶縁膜24bに接している。ボディ領域32は、ゲート電極26に対して側面絶縁膜24bを介して対向している。ボディ領域32の下端は、ゲート電極26の下端(すなわち、底部絶縁層24aの上面)よりも上側に配置されている。
図3に示すように、各接続領域38と各埋め込み層39は、ボディ領域32よりも下側に伸びるp型領域である。各接続領域38はp型不純物のイオン注入によって形成された領域であり、各埋め込み層39はエピタキシャル成長によって形成された領域である。図1に示すように、接続領域38と埋め込み層39(すなわち、ボディ領域32よりも下側に突出するp型領域)は、各ゲートトレンチ22と交差するようにx方向に直線状に長く伸びている。接続領域38と埋め込み層39が存在する領域が、y方向に間隔を開けて複数個配置されている。図2に示す断面では、接続領域38と埋め込み層39が存在しない。図3に示すように、各接続領域38は、側面絶縁膜24bに接する範囲に設けられている。各接続領域38は、ボディ領域32の下側で側面絶縁膜24bに接している。各埋め込み層39は、側面絶縁膜24bに接しない範囲に設けられている。埋め込み層39は、ボディコンタクト領域31の下側に配置されている。埋め込み層39は、2つの接続領域38に挟まれた範囲に設けられている。
ドリフト領域34は、n型領域である。図2、3に示すように、ドリフト領域34は、ボディ領域32、接続領域38及び埋め込み層39の下側に配置されている。ドリフト領域34は、ボディ領域32、接続領域38及び埋め込み層39によって各ソース領域30から分離されている。図2に示すように、接続領域38及び埋め込み層39が存在しない位置では、ドリフト領域34は、ボディ領域32に対して下側から接している。この位置では、ドリフト領域34は、ボディ領域32の下側で、側面絶縁膜24b及び底部絶縁層24aに接している。ドリフト領域34は、ゲート電極26に対して側面絶縁膜24bを介して対向している。図3に示すように、接続領域38及び埋め込み層39が存在する位置では、ドリフト領域34は、接続領域38及び埋め込み層39に対して下側から接している。接続領域38及び埋め込み層39が存在する位置では、ドリフト領域34は、側面絶縁膜24b及び底部絶縁層24aに接していない。
ドレイン領域35は、n型領域である。ドレイン領域35は、ドリフト領域34よりも高いn型不純物濃度を有している。ドレイン領域35は、ドリフト領域34の下側に配置されている。ドレイン領域35は、ドリフト領域34に対して下側から接している。ドレイン領域35は、半導体基板12の下面12bに臨む範囲に設けられており、下部電極72にオーミック接触している。
各底部領域36は、p型領域である。図2、3に示すように、各底部領域36は、対応するゲートトレンチ22の底面に臨む範囲に配置されている。各底部領域36は、対応するゲートトレンチ22の底面において、底部絶縁層24aに接している。各底部領域36は、対応するゲートトレンチ22の底面に沿ってy方向に長く伸びている。各底部領域36は、対応するゲートトレンチ22の底面全体を覆っている。図3に示すように、各底部領域36は、ゲートトレンチ22の側面の下端部近傍において、対応する接続領域38に接続されている。接続領域38を介して、底部領域36がボディ領域32に接続されている。図2に示すように、接続領域38及び埋め込み層39が存在しない位置では、各底部領域36の周囲は、ドリフト領域34に囲まれている。各底部領域36は、ドリフト領域34に接している。
次に、MOSFET10の動作について説明する。MOSFET10の使用時には、MOSFET10と負荷(例えば、モータ)と電源が直列に接続される。MOSFET10と負荷の直列回路に対して、電源電圧(本実施形態では、約800V)が印加される。MOSFET10のドレイン側(下部電極72)がソース側(上部電極70)よりも高電位となる向きで、電源電圧が印加される。ゲート電極26にゲートオン電位(ゲート閾値よりも高い電位)を印加すると、側面絶縁膜24bに接する範囲のボディ領域32にチャネル(反転層)が形成され、MOSFET10がオンする。ゲート電極26にゲートオフ電位(ゲート閾値以下の電位)を印加すると、チャネルが消滅し、MOSFET10がオフする。以下に、MOSFET10のターンオフ時とターンオン時の動作について、詳細に説明する。
MOSFET10をターンオフさせる場合には、ゲート電極26の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極72の電位が上昇する。下部電極72の電位は、上部電極70に対して電源電圧分(すなわち、約800V)だけ高い電位まで上昇する。ボディ領域32はボディコンタクト領域31を介して上部電極70に接続されているので、ボディ領域32の電位は上部電極70の電位(すなわち、0V)と略同じ電位に固定されている。また、底部領域36が接続領域38を介してボディ領域32に接続されているので、下部電極72の電位が上昇している期間内に、底部領域36の電位はボディ領域32と略同じ電位(すなわち、0Vに近い電位)に固定されている。下部電極72の電位の上昇に伴って、ドレイン領域35及びドリフト領域34の電位も上昇する。ドリフト領域34の電位が上昇すると、ボディ領域32とドリフト領域34の間に電位差が生じる。このため、ボディ領域32とドリフト領域34の界面のpn接合に逆電圧が印加される。したがって、ボディ領域32からドリフト領域34に空乏層が広がる。また、ドリフト領域34の電位が上昇すると、底部領域36とドリフト領域34の間に電位差が生じる。このため、底部領域36とドリフト領域34の界面のpn接合に逆電圧が印加される。したがって、底部領域36からドリフト領域34に空乏層が広がる。このようにドリフト領域34内に空乏層が広がることで、ドリフト領域34内における電界集中が抑制される。特に、底部領域36から広がる空乏層によって、ゲートトレンチ22の底面近傍における電界集中が抑制される。
なお、接続領域38内に結晶欠陥が多く存在していると、MOSFET10がオフしているときに接続領域38を介してリーク電流が流れる。後に詳述するが、本実施形態では、接続領域38が高温イオン注入により形成されるので、接続領域38内の結晶欠陥が少ない。したがって、MOSFET10がオフしているときにリーク電流が流れ難い。
MOSFET10をターンオンさせる場合には、ゲート電極26の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、側面絶縁膜24bに接している範囲のボディ領域32に電子が引き寄せられる。これによって、この範囲のボディ領域32がp型からn型に反転し、チャネルが形成される。図2に示す断面では、チャネルによって、ソース領域30とドリフト領域34が接続される。これによって、ドリフト領域34、ドレイン領域35及び下部電極72の電位が低下する。ドリフト領域34の電位が低下すると、ボディ領域32とドリフト領域34の界面のpn接合に印加されていた逆電圧が低下する。このため、ボディ領域32からドリフト領域34に広がっていた空乏層が、ボディ領域32に向かって収縮する。また、底部領域36が接続領域38を介してボディ領域32に接続されているので、下部電極72の電位が低下している期間内に、底部領域36の電位はボディ領域32と略同じ電位(すなわち、0Vに近い電位)に固定されている。このため、ドリフト領域34の電位が低下すると、底部領域36とドリフト領域34の界面のpn接合に印加されていた逆電圧が低下する。このため、底部領域36からドリフト領域34に広がっていた空乏層が、底部領域36に向かって収縮する。このように、ドリフト領域34内に広がっていた空乏層が収縮することで、ドリフト領域34の抵抗が低下する。したがって、上部電極70から、ソース領域30、チャネル、ドリフト領域34、ドレイン領域35を経由して下部電極72へ電子が流れるようになる。すなわち、MOSFET10がオンする。
以上に説明したように、MOSFET10では、底部領域36が接続領域38を介してボディ領域32に接続されているので、底部領域36からドリフト領域34に広がっていた空乏層が、MOSFET10がターンオンするときに瞬時に底部領域36に向かって収縮する。このため、ターンオンするときにMOSFET10のオン抵抗が短時間で低下する。したがって、このMOSFET10で生じる損失は小さい。
次に、図4〜14を用いて、MOSFET10の製造方法について説明する。図4〜14は、MOSFET10の製造過程における半導体基板の断面である。図4〜14において、左側の断面は、接続領域38が設けられない部分の断面(図2に相当する断面の一部)を示しており、右側の断面は、接続領域38が設けられる部分の断面(図3に相当する断面の一部)を示している。
SiCによって構成されているn型の半導体基板12x(ドレイン領域35を構成する半導体層によって構成された半導体基板)を準備する。まず、図4に示すように、半導体基板12x上に、SiCによって構成されており、ドレイン領域35よりもn型不純物濃度が低いn型のドリフト領域34をエピタキシャル成長させる。次に、図5に示すように、半導体基板12xの上面12a(すなわち、ドリフト領域34の上面)上に、SiCによって構成されているp型のボディ領域32をエピタキシャル成長させる。次に、図6に示すように、半導体基板12xの上面12a(すなわち、ボディ領域32の上面)にn型不純物をイオン注入することによって、上面12aに露出する範囲にn型のソース領域30を形成する。これによって、ドリフト領域34と、ドリフト領域34上に配置されたボディ領域32と、ボディ領域32上に配置されたソース領域30を備える積層構造が得られる。ソース領域30は、ボディ領域32によってドリフト領域34から分離されるように形成される。
次に、図7に示すように、半導体基板12の上面12a上にマスク40を形成し、その後に、マスク40に開口部40aを形成する。マスク40は、酸化シリコン(SiO2)により構成されており、高い耐熱性を有する。開口部40aは、埋め込み層39を形成すべき領域(図1において斜線ハッチングされた領域39a)の上部に形成される。次に、開口部40a内の半導体基板12xの上面12aをエッチングすることによって、上面12aにダミートレンチ50を形成する。すなわち、埋め込み層39を形成すべき領域にダミートレンチ50を形成する。図1に示すように、ダミートレンチ50は、ゲートトレンチ22を形成すべき範囲からx方向に間隔を開けた位置に形成される。また、ダミートレンチ50は、ダミートレンチ50のy方向における長さがゲートトレンチ22のy方向における長さよりも十分に短い形状に形成される。図7に示すように、ダミートレンチ50は、ソース領域30とボディ領域32を貫通してドリフト領域34に達するように形成される。
次に、図8に示すように、マスク40が存在する状態で、z方向に対して傾斜した角度で、上面12a側から半導体基板12xに向かってp型不純物を照射する。マスク40が設けられている範囲では、p型不純物がマスク40に注入されるので、マスク40の下部の半導体層にはp型不純物が注入されない。他方、ダミートレンチ50の上部に開口部40aが設けられているので、p型不純物はダミートレンチ50内に進入する。p型不純物の照射角度が傾斜しているので、p型不純物がダミートレンチ50の側面に注入される。p型不純物の注入は半導体基板12xの向きを変えて複数回行われるので、p型不純物はダミートレンチ50の両側の側面に注入される。p型不純物は、ダミートレンチ50の側面に露出している範囲のドリフト領域34、ボディ領域32及びソース領域30に注入される。なお、ダミートレンチ50の側面からソース領域30に注入されるp型不純物の濃度は、ソース領域30のn型不純物濃度よりも遥かに低い。p型不純物のイオン注入は、200℃以上の高温で実施される。このため、ダミートレンチ50の側面にp型不純物が注入されるときに、その注入領域(すなわち、ダミートレンチ50の側面近傍の半導体層)に結晶欠陥が生成され難い。また、マスク40が高い耐熱性を有するので、高温でイオン注入を行っても問題は生じない。
次に、図9に示すように、ダミートレンチ50の内部にp型の半導体層(埋め込み層39)を成長させることで、ダミートレンチ50を埋める。
次に、図10に示すように、半導体基板12xの上面12aに選択的にp型不純物を注入することで、上面12aに露出する範囲に部分的にボディコンタクト領域31を形成する。ボディコンタクト領域31は、ボディ領域32と繋がるように形成される。
次に、図11に示すように、半導体基板12xの上面12a上にマスク42を形成し、その後に、マスク42に開口部42aを形成する。マスク42は、酸化シリコン(SiO2)により構成されており、高い耐熱性を有する。開口部42aは、ゲートトレンチ22を形成すべき領域の上部に形成される。次に、開口部42a内の半導体基板12xの上面12aをエッチングすることによって、ゲートトレンチ22を形成する。ゲートトレンチ22は、ソース領域30とボディ領域32を貫通してドリフト領域34に達するように形成される。ゲートトレンチ22は、埋め込み層39と重複しない位置に形成される。埋め込み層39が存在する断面では、ゲートトレンチ22は、ダミートレンチ50の側面へのp型不純物注入(図8参照)でp型不純物が注入された領域の近傍に形成される。
次に、図12に示すように、マスク42が存在する状態で、上面12aに対して略垂直な角度で、上面12a側から半導体基板12xに向かってp型不純物を照射する。マスク40が設けられている範囲では、p型不純物がマスク40に注入されるので、マスク40の下部の半導体層にはp型不純物が注入されない。したがって、p型不純物は、ゲートトレンチ22の底面に注入される。p型不純物のイオン注入は、200℃以上の高温で実施される。このため、ゲートトレンチ22の底面にp型不純物が注入されるときに、その注入領域(すなわち、ゲートトレンチ22の底面近傍の半導体層)に結晶欠陥が生成され難い。また、マスク42が高い耐熱性を有するので、高温でイオン注入を行っても問題は生じない。
次に、半導体基板12xを熱処理することで、半導体基板12xに注入されたp型不純物を活性化させる。ダミートレンチ50の側面に注入されたp型不純物(図8参照)が活性化することで、図13に示すように、埋め込み層39の側方に接続領域38が形成される。また、ダミートレンチ50の底面に注入されたp型不純物(図12参照)が活性化することで、図13に示すように、底部領域36が形成される。底部領域36は、ゲートトレンチ22の底面に露出する範囲全体に形成される。活性化工程では、ダミートレンチ50の側面に注入されたp型不純物がゲートトレンチ22の側面まで拡散するので、接続領域38はゲートトレンチ22の側面に露出する位置まで分布するように形成される。接続領域38の下端は、底部領域36と繋がる。また、接続領域38の上端は、ボディ領域32と繋がる。このため、接続領域38を介して、底部領域36がボディ領域32に接続される。上述したように、ダミートレンチ50の側面へのp型不純物の注入時に結晶欠陥が形成され難いので、結晶欠陥密度が低い接続領域38が形成される。また、上述したように、ゲートトレンチ22の底面へのp型不純物の注入時に結晶欠陥が形成され難いので、結晶欠陥密度が低い底部領域36が形成される。
次に、図14に示すように、ゲートトレンチ22の底面上に、底部絶縁層24aを形成する。次に、底部絶縁層24aの上側のゲートトレンチ22の側面を覆うように、側面絶縁膜24bを形成する。次に、底部絶縁層24aと側面絶縁膜24bの形成後のゲートトレンチ22の内部に、ゲート電極26を形成する。ゲート電極26は、ゲート絶縁層24によって半導体基板12xから絶縁されるように形成される。また、ゲート電極26は、接続領域38及び埋め込み層39が設けられていない断面において、ゲート電極26の下端部がボディ領域32の下端部よりも下側に位置するように形成される。図14に示すようにゲート絶縁層24とゲート電極26が形成されることで、ドリフト領域34が、接続領域38が存在しない位置で、ゲートトレンチ22の側面において底部絶縁層24aと側面絶縁膜24bに接する状態となる。また、ボディ領域32が、ドリフト領域34の上側で側面絶縁膜24bに接する状態となる。また、ソース領域30が、ボディ領域32の上側で側面絶縁膜24bに接する状態となる。また、底部領域36が、ゲートトレンチ22の底面において底部絶縁層24aと接する状態となる。また、接続領域38が、ゲートトレンチ22の側面において側面絶縁膜24bに接する状態となる。
その後、層間絶縁膜28、上部電極70及び下部電極72を形成することで、図1〜3に示すMOSFET10が完成する。
以上に説明したように、この製造方法では、接続領域38を形成するためのp型不純物の注入(図8参照)のときに、ダミートレンチ50の内面を選択的に覆うマスクを形成する必要がない。また、半導体基板12xの上面12aを覆うマスク40は、耐熱性が高い酸化シリコン等によって形成することができる。このため、ダミートレンチ50の側面へのp型不純物の注入を高温で行うことが可能であり、結晶欠陥密度が低い接続領域38を形成することができる。したがって、MOSFET10がオフ状態のときに、接続領域38を介して流れるリーク電流を抑制することができる。また、上述したように、底部領域36を形成するためのp型不純物注入も高温で行うことが可能であり、結晶欠陥密度が低い底部領域36を形成することができる。このため、MOSFET10によりリーク電流が流れ難い。このため、この製造方法によれば、リーク電流が流れ難いMOSFET10を製造することができる。
また、接続領域38をp型不純物のイオン注入によって形成すると、活性化工程における温度や加熱時間を調節することで、接続領域38に注入されたp型不純物の拡散距離を調節することができる。拡散距離を長くすることで、接続領域38を底部領域36に確実に接続することができる。したがって、この製造方法によれば、接続領域38を介して底部領域36がボディ領域32に接続されているMOSFET10を安定して製造することができる。
なお、上述した実施形態では、ソース領域形成工程(図6に示す、ドリフト領域34、ボディ領域32及びソース領域30を含む積層構造の形成)、接続領域注入工程(図7〜9に示す、ダミートレンチ50の形成、ダミートレンチ50の側面へのp型不純物注入、及び、埋め込み層39の形成)、ゲート構造形成工程(図10〜14に示す、ゲートトレンチ22の形成、ゲートトレンチ22の底面へのp型不純物注入、ゲート絶縁層24の形成、及び、ゲート電極26の形成)の順に各工程を行った。しかしながら、各工程の実施順序を変更してもよい。例えば、ソース領域形成工程の後にゲート構造形成工程を行い、その後に接続領域注入工程を行ってもよい。また、接続領域注入工程の後にゲート構造形成工程を行い、その後にソース領域形成工程を行ってもよい。また、接続領域注入工程の後にソース領域形成工程を行い、その後にゲート構造形成工程を行ってもよい。また、ゲート構造形成工程の後に接続領域注入工程を行い、その後にソース領域形成工程を行ってもよい。また、ゲート構造形成工程の後にソース領域形成工程を行い、その後に接続領域注入工程を行ってもよい。その他にも、MOSFET10に必要な構造が得られれば、各工程の実施順序を適宜変更することができる。
また、上述した実施形態では、ダミートレンチ50をp型の埋め込み層39によって埋めたが、n型の埋め込み層によってダミートレンチ50を埋めてもよい。このような構成でも、底部領域36とボディ領域32を接続する接続領域38を形成することができる。但し、ダミートレンチ50をn型の埋め込み層で埋めると、p型半導体として接続領域38のみがボディ領域32から下方向に突出した構造となり、接続領域38近傍に電界が集中し易い構造となる。したがって、ダミートレンチ50をp型の埋め込み層39で埋めることがより好ましい。
また、上述した実施形態では、図8に示すように、ダミートレンチ50の側面へのp型不純物注入において、半導体基板12xの上面12aの全域がマスク40によって覆われていた。しかしながら、上面12aの一部がマスク40に覆われおり、上面12aの他部がマスク40に覆われていなくてもよい。
また、上述した実施形態では、nチャネル型のMOSFETの製造方法について説明したが、pチャネル型のMOSFET等の他のスイッチング素子に本明細書に開示の製造方法を適用することができる。上述した実施形態において、n型とp型を反転させることで、pチャネル型のMOSFETの構造が得られる。
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のドリフト領域34は、請求項の第1領域の一例である。実施形態のソース領域30は、請求項の第2領域の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例のスイッチング素子の製造方法では、ダミートレンチの側面への第1導電型不純物の注入が、半導体基板を200℃以上に加熱した状態で行われてもよい。
この構成によれば、接続領域に結晶欠陥が形成されることをより効果的に抑制することができる。
本明細書が開示する一例のスイッチング素子の製造方法では、スイッチング素子において、接続領域が、ゲートトレンチの側面を覆うゲート絶縁膜に接するという構造が得られるように各工程が実施されてもよい。
本明細書が開示する一例のスイッチング素子の製造方法では、ダミートレンチを埋める半導体層が、第1導電型であってもよい。
この構成によれば、スイッチング素子内での電界集中を抑制することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。