JP2016025324A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】高いチャネル移動度を実現すると同時に、高い閾値電圧を有するＳｉＣ−ＭＯＳＦＥＴを得る。【解決手段】第１導電型の炭化珪素基板１の表面上に位置する第１導電型の第１炭化珪素半導体層２と、第１炭化珪素半導体層２内に位置する第２導電型のベース領域３と、ベース領域３内に離間して配置された第１導電型のソース領域４、第２導電型のベースコンタクト領域６と、ソース領域から離間して配置された第１導電型のドレイン電極とを有し、さらに第１炭化珪素半導体層２、ベース領域３、ソース領域４、ベースコンタクト領域６上面に位置し、ソース領域４とベースコンタクト領域６とを接続する第２炭化珪素半導体層７を備える。この構成により、高い閾値電圧を保持したまま、オン抵抗の低減を図ることができる。【選択図】図１

Description

本発明は、炭化珪素を用いた半導体装置およびその制御方法に関する。

炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子（パワーデバイスともいう）、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、トランジスタやダイオードなどのパワーデバイスへの応用が注目されている。

ＳｉＣはＳｉに比べて、高い絶縁破壊電界および熱伝導度を有する。そのため、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）は、従来のＳｉパワーデバイスに比べて、高耐圧化、低損失化が容易である。また、ＳｉＣパワーデバイスは、そのような特性を活かして、Ｓｉパワーデバイスと比較して、面積および厚さを大幅に縮小することができる。

ＳｉＣを用いたパワーデバイスのうち代表的なスイッチング装置は金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。このようなスイッチング装置では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを交互にスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数キロV以上の高耐圧を実現できる。

スイッチング装置による損失は、スイッチング装置がオン状態とオフ状態を切り替えるときに発生するスイッチング損失と、オン状態で電流が流れているときに発生する導通損失の二つに分類することができる。スイッチング損失の低減には、寄生容量低減などによるスイッチング速度の高速化が有効であり、導通損失の低減には、スイッチング装置のオン抵抗低減が有効である。

特許文献１には、従来の炭化珪素を用いた半導体装置が開示されている。図１８に示されるように、従来の半導体装置１０００は、炭化珪素基板１００１、第１炭化珪素半導体層１００２、第２炭化珪素半導体層１００７、ゲート絶縁膜１００８、ゲート電極１００９、ソース電極１０１４、ドレイン電極１０１５、層間絶縁膜１０１０、上部電極１０２１、裏面電極１０２２を備える。第１炭化珪素半導体層１００２は、ドリフト領域１００２ｄ、ベース領域１００３、ソース領域１００４、ベースコンタクト領域１００６を有する。

ＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、ドリフト領域１００２ｄ、ソース領域１００４、第２炭化珪素半導体層１００７、炭化珪素基板１００１などの抵抗の和によって、必ず損失が発生する。またＳｉ−ＭＯＳＦＥＴと比べて、ＳｉＣ-ＭＯＳＦＥＴでは電流が第２炭化珪素半導体層１００７を流れるときの抵抗（チャネル抵抗）を無視することができない。したがって、ＳｉＣ−ＭＯＳＦＥＴにおける低オン抵抗化には、第２炭化珪素半導体層１００７を通過するキャリアの移動度（チャネル移動度）の改善などによる、チャネル抵抗の低減が求められる。

国際公開第１２／０５６７０４号

しかしながら、上記目的の達成は事実上困難を極めている。チャネル移動度の改善を阻む要因の一つには、第２炭化珪素半導体層１００７とゲート絶縁膜１００８界面に存在する多くの界面準位が挙げられる。これら界面準位はキャリアを捕獲して、電流量に寄与できるキャリアの数を減少させるだけでなく、キャリア捕獲後負に帯電するため、クーロン散乱によりキャリアの移動度をも大幅に低下させる。

一方、チャネル移動度を向上させる施策の一つとして、図１８に示した構造、すなわちベース領域１００３の表面に第２炭化珪素半導体層１００７を積んだ構造が提案されている。第２炭化珪素半導体層１００７は、例えば、エピタキシャル成長によって形成され、そのドーピング濃度も任意に制御することが可能である。こうして作製されたＳｉＣ−ＭＯＳＦＥＴは、第２炭化珪素半導体層１００７を持たない構造と比べて高チャネル移動度を実現し、また、第２炭化珪素半導体層１００７の高濃度化が移動度をさらに改善できる。しかし、高チャネル移動度を実現するために第２炭化珪素半導体層１００７を高濃度化すると、ＭＯＳＦＥＴの閾値電圧が低下する課題があった。

このように、第２炭化珪素半導体層１００７を有するＳｉＣ−ＭＯＳＦＥＴにおいては、高チャネル移動度、および高い閾値電圧の両立は困難であった。

本発明は、上記に述べた問題を鑑みてなされたものであり、高いチャネル移動度を実現しながらも、高い閾値電圧を有するＳｉＣ−ＭＯＳＦＥＴを得ることを目的とする。

上記目的を達するべく、本発明の半導体装置は、第１導電型の炭化珪素基板と、炭化珪素基板の表面に位置する第１導電型の第１炭化珪素半導体層と、第１炭化珪素半導体層内に位置する第２導電型のベース領域と、ベース領域内に位置する第１導電型のソース領域と、ソース領域から離間して位置する第１導電型のドレイン領域と、ベース領域内においてソース領域から離間して位置する第２導電型のベースコンタクト領域と、第１炭化珪素半導体層の表面上に位置し、ベース領域の少なくとも一部、ソース領域の少なくとも一部、およびベースコンタクト領域の少なくとも一部、に接し、ソース領域とベースコンタクト領域とを接続する第１導電型の第２炭化珪素半導体層と、第２炭化珪素半導体層上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置し、平面視して、ベース領域の一部およびソース領域の一部、と重なるゲート電極と、ドレイン領域に接して位置するドレイン電極と、ベースコンタクト領域に接して位置するベース電極と、ソース領域に接して位置するソース電極と、を備える。

本発明の半導体装置の制御方法は、ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、ソース電極の電位を基準とするベース電極の電位をＶｂｓ、半導体装置の閾値電圧をＶｔｈと定義したとき、Ｖｇｓ≧Ｖｔｈの場合、Ｖｂｓ＞０Ｖとなる電圧をベース電極に印加するステップと、Ｖｇｓ＜Ｖｔｈの場合、Ｖｂｓ≦０Ｖとなる電圧をベース電極に印加するステップと、を備える。

本発明によれば、高いチャネル移動度を実現しながら、同時に高い閾値電圧を有することが可能なＳｉＣ−ＭＯＳＦＥＴを得ることができる。

実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置の製造工程を示す図である。 実施の形態１の半導体装置の製造工程を示す図である。 実施の形態１の半導体装置の製造工程を示す図である。 実施形態の半導体装置の移動度―電圧特性の一例を示す図である。 実施の形態１の半導体装置の別の例を示す断面図である。 実施の形態２の半導体装置を示す断面図および平面断面図である。 実施の形態２の半導体装置の別の例を示す平面断面図である。 実施の形態２の半導体装置を示す断面図および平面断面図である。 実施の形態２の半導体装置の別の例を示す断面図である。 実施の形態２の半導体装置の一部分を示した拡大平面図である。 実施の形態２の半導体装置の別の例を示す平面断面図である。 実施の形態２の半導体装置の製造工程を示す図である。 実施の形態２の半導体装置の製造工程を示す図である。 実施の形態２の半導体装置の製造工程を示す図である。 実施の形態２の半導体装置の別の例を示す断面図である。 実施の形態２の半導体装置のさらに別の例を示す概念図である。 従来の半導体装置の例を示す断面図である。

（実施の形態１）
図１は、本発明を実施するための実施の形態１における、半導体装置１００である横型ＭＯＳFETの断面模式図である。以下、図面を参照しながら、本発明の実施の形態１に係る半導体装置の１例について説明する。

なお、本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。ただし、第１導電型と第２導電型は反対導電型であればよく、ｎ型とｐ型は相互に入れ替わっていても良い。

図１において、高濃度で低抵抗な炭化珪素基板１の表面上にｎ型の第１炭化珪素半導体層２が形成されている。第１炭化珪素半導体層２の最表層にはアルミニウム（Ａｌ）がドーピングされたｐ型のベース領域３が全面に形成されている。そして、このベース領域３に囲まれるようにして、その表面には、窒素（Ｎ）がドーピングされたｎ型のソース領域４、およびｎ型のドレイン領域５が形成されている。ソース領域４とドレイン領域５はある一定距離をもって配置され、これらの領域に挟まれたベース領域３の幅はチャネル長として定義される。また、ベース領域３には、ソース領域４とドレイン領域５が形成されている領域とは重ならないように、且つこれらの領域に挟まれることのないように、アルミニウムが高濃度にドーピングされたｐ型のベースコンタクト領域６が形成されている。なお、本実施の形態１においては、ベースコンタクト領域６がソース領域４に隣接する形で形成されているが、ベースコンタクト領域６はドレイン領域５に隣接する形で形成されていても良い。なお、炭化珪素基板１と第１炭化珪素半導体層２との間にはバッファー層１ｂが位置している。バッファー層１ｂは高不純物濃度のＳｉＣからなる。

ここで、説明を簡便にするために、ソース領域４からドレイン領域５までの領域をＭＯＳＦＥＴセル１００ａと呼び、ベースコンタクト領域６からソース領域４まで、もしくはベースコンタクト領域６からドレイン領域５までの領域を接続セル１００ｂと呼ぶこととする。図１では例えば、ベースコンタクト領域６とソース領域４に挟まれている領域が接続セル１００ｂとなる。

ベース領域３、ソース領域４、ドレイン領域５、およびベースコンタクト領域６を含む
第１炭化珪素半導体層２の表面には、ｎ型の第２炭化珪素半導体層７が、例えばエピタキシャル成長によって形成されている。第２炭化珪素半導体層７は、ベース領域３の少なくとも一部、ソース領域４の少なくとも一部、およびベースコンタクト領域６の少なくとも一部に接しており、ソース領域４とベースコンタクト領域６とを接続している。さらに、ソース電極１４、ドレイン電極１５、ベース電極１６が形成される表面部を除いて、例えば二酸化珪素（ＳｉＯ₂）によって構成されるゲート絶縁膜８が形成されている。ゲート絶縁膜８が形成されていないソース領域４上にはソース電極１４、ドレイン領域５上にはドレイン電極１５、そして、ベースコンタクト領域６上にはベース電極１６がそれぞれ形成されている。ドリフト領域２ｄは、第１炭化珪素半導体層２の内、ベース領域３、ソース領域４、およびドレイン領域５の何れにも該当しない領域である。

また、ＭＯＳＦＥＴセル１００ａに含まれるゲート絶縁膜８上にはゲート電極９が形成されている。ゲート電極９は少なくとも、ソース領域４とドレイン領域５に挟まれたベース領域３上に形成され、プロセスマージンを考慮した上で、平面視してソース領域４およびドレイン領域５にも少しオーバーラップさせた形で形成されている。ここで、平面視とは半導体装置１００をゲート電極９から炭化珪素基板１の方向へ見ることであり、図１の紙面の上から下へ見ることである。ゲート電極９と、ソース電極１４、ドレイン電極１５、ベース電極１６などそれぞれの電極間を電気的に絶縁するために、層間絶縁膜１０が形成されている。

層間絶縁膜１０の上から、さらに第１上部電極２４がソース電極１４に接触し、第２上部電極２５がドレイン電極１５に、第３上部電極２６がベース電極１６にそれぞれコンタクトホール１１０ｃを介してオーミック接触している。コンタクトホール１１０ｃは隣接する層間絶縁膜１０間の空間である。

次に、本実施の形態における半導体装置１００である横型ＭＯＳＦＥＴの動作原理について簡単に説明する。図１の断面模式図からも明らかであるように、本実施の形態における横型ＭＯＳＦＥＴはゲート電極９、ソース電極１４、ドレイン電極１５、ベース電極１６の四つの電極を有する、４端子装置である。

まず、ゲート電極９に閾値電圧以上の正の電圧が印加されると、第２炭化珪素半導体層７の表面に、キャリアである電子が流れることのできる表面キャリア層が形成され、ソース領域４とドレイン領域５が電気的に接続される。ここで、正の電圧がドレイン電極１５に印加されると、ソース領域４から第２炭化珪素半導体層７表面の表面キャリア層に注入された電子は、ドレイン電圧により形成される電場にしたがって、ドレイン領域５へと流れ込む。この状態のことをオン状態とよび、このときのオン抵抗が低ければ低いほど導通損失を抑制することが可能となる。

反対に、ゲート電極９に閾値電圧未満の電圧が印加される場合、第２炭化珪素半導体層７の表面に表面キャリア層が形成されないため、ソース領域４とドレイン領域５が電気的に絶縁される。この状態がオフ状態であり、たとえドレイン電極１５に正の電圧が印加されたとしても、電流が流れることはない。

ここで、閾値電圧とは、上記のように、ゲート電極９に印加される電圧の閾値のことであって、閾値電圧以上のときにはソース領域４とドレイン領域５が導通し、閾値未満の場合にはソース領域４とドレイン領域５が絶縁する電圧である。

さらに、本実施の形態においては、半導体装置がオン状態のときにベース電極１６に正の電圧が印加される。ベース電極１６に正の電圧が印加されることによって、第２炭化珪素半導体層７の表面に形成されていた表面キャリア層が、ベース領域３側へと引きつけら
れる。これにより、第２炭化珪素半導体層７とゲート絶縁膜８の界面近傍を流れていた電子が、上記界面におけるクーロン散乱の影響を受けにくくなり、移動度の向上が期待できる。一方で、半導体装置がオフ状態のときは、ベース電圧も、０Ｖもしくはそれ以下となることが望ましい。つまり、ベース電圧は、ゲート電圧と同期的に制御する必要がある。より具体的には、ゲート電圧が閾値電圧以上であるとき、ベース電極１６には正の電圧が印加され、ゲート電圧が閾値電圧未満であるとき、ベース電極１６には０Ｖもしくはそれ以下の電圧が印加される。

なお、ベース電極１６に印加可能な正の電圧は、ベース領域３およびソース領域４との間に形成される、ｐｎ接合の内蔵電位の絶対値以下に設定されている。ベース電極１６に印加される電圧が内蔵電位の絶対値以下に設定されることにより、ｐｎ接合で発生するリーク電流を抑制することができる。この内蔵電位は半導体装置を形成している半導体材料のバンドギャップの値におよそ等しくなり、本実施の形態における半導体装置が炭化珪素により形成されていることから、Ｓｉよりも大きい約３Ｖ程度をベース電極１６に印加することが可能となる。

つづいて、実施の形態１の半導体装置１００である横型ＭＯＳFETの製造方法について、図２から図４を使って、順に説明する。

まず、炭化珪素基板１を準備する。炭化珪素基板１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板である。

図２（ａ）に示すように、炭化珪素基板１の上に高抵抗の第１炭化珪素半導体層２をエピタキシャル成長させる。第１炭化珪素半導体層２を形成する前に、炭化珪素基板１上に、高不純物濃度のＳｉＣによって構成されるバッファー層１ｂを堆積していてもよい。バッファー層１ｂの不純物濃度（ドーパント濃度）は、例えば、１×１０¹⁸ｃｍ^-3であり、厚さは１μｍである。第１炭化珪素半導体層２は、例えばｎ型４Ｈ−ＳｉＣによって構成され、ドーパント濃度及び膜厚は、例えばそれぞれ１×１０¹⁶ｃｍ^-3及び１０μｍである。

次に、図２（ｂ）に示すように、第１炭化珪素半導体層２の表面側から全面に、例えばアルミニウム(Ａｌ)イオンを第１炭化珪素半導体層２に注入する。ベース注入領域３ｉのドーパント濃度は、例えば第１炭化珪素半導体層２の表面から１００ｎｍ付近までの濃度が約２×１０¹⁹ｃｍ^-3となるように設定される。ベース注入領域３ｉと、ベース注入領域３ｉが到達していない第１炭化珪素半導体層２、いわゆるドリフト領域２ｄからなるｐｎ接合の接合深さは０．５〜１μｍ程度である。

つづいて、図２（ｃ）に示すように、第１注入マスク５１を用いてベース注入領域３ｉに、例えば窒素（Ｎ）イオンを注入することによって、ソース注入領域４ｉおよびドレイン注入領域５ｉを形成する。ソース注入領域４ｉおよびドレイン注入領域５ｉの不純物濃度は、それぞれの領域がｎ型の領域として機能するよう、ベース注入領域のAl不純物濃度よりも高く設定され、例えば第１炭化珪素半導体層２の表面から１００ｎｍ付近までのドーパント濃度が約５×１０¹⁹ｃｍ^-3となるように設定される。

Ｎイオン注入後、第１注入マスク５１を除去し、図２（ｄ）に示すように、第２注入マスク５２を形成したのち、開口領域に再びＡｌイオンを注入することにより、ベースコンタクト注入領域６ｉが形成される。なお、ベースコンタクト領域６とソース領域４もしくはドレイン領域５までの距離は短ければ短いほど、ベース電位の制御スピードが速くなる。

上記すべてのイオン注入工程が完了したのち、第２注入マスク５２を除去して、第１炭化珪素半導体層２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行うことにより、ベース注入領域３ｉがベース領域３に、ソース注入領域４ｉおよびドレイン注入領域５ｉがそれぞれソース領域４、ドレイン領域５に、そしてベースコンタクト注入領域６ｉがベースコンタクト領域６になる。ベース領域３の深さは例えば５５０ｎｍ、平均的なドーパント濃度は約２×１０¹⁹ｃｍ^-3である。ソース領域４およびドレイン領域５の深さは例えば２５０ｎｍ、平均的なドーパント濃度は約５×１０¹⁹ｃｍ^-3である。ベースコンタクト領域６の深さは例えば４００ｎｍ、平均的なドーパント濃度は約１×１０²⁰ｃｍ^-3である。なお、活性化アニール後の第１炭化珪素半導体層２の表面清浄化のために、第１炭化珪素半導体層２の表層を除去する場合がある。

次に、図３（ａ）に示すように、ベース領域３、ソース領域４、ドレイン領域５、およびベースコンタクト領域６を含む第１炭化珪素半導体層２の表面全体に、例えば高温下における炭化珪素エピタキシャル成長により、第２炭化珪素半導体層７が形成される。第２炭化珪素半導体層７の平均ドーパント濃度及び膜厚は、例えば約１×１０¹⁸ｃｍ^-3、９０ｎｍであるが、このように一様な濃度にドーピングされていてもよいし、または成長方向に対して、ある濃度プロファイルを有していてもよい。第２炭化珪素半導体層７のドーパント濃度やそのプロファイルにより、本実施の形態における半導体装置１００の閾値電圧やオン抵抗等の特性が大きく変化するため、エピタキシャル成長の制御が大変重要となる。

なお、第２炭化珪素半導体層７はＭＯＳＦＥＴセル１００ａのベース領域３上のみならず、接続セル１００ｂのベース領域３上にも形成されている。ベース電圧を印加したとき、ホールはベース領域３内を流れるが、このとき第２炭化珪素半導体層７が表面にあることにより、ホールがベース領域３表面近傍を流れるときの移動度が改善し、ベース電位の制御スピードが速くなる。また、第２炭化珪素半導体層７上に形成されるゲート絶縁膜８の膜質は、イオン注入による結晶ダメージが残る第１炭化珪素半導体層２上に形成されるゲート絶縁膜８の膜質よりも良くなるため、ホールをトラップすることのできる界面準位が減少する。これにより、ベース−ソース間に起こりうるトラップ起因のリーク電流を低減することが可能となる。

次いで、図３（ｂ）に示すように、第２炭化珪素半導体層７を覆うようにして、ゲート絶縁膜８が形成される。熱酸化によりゲート絶縁膜８を形成した場合は、第２炭化珪素半導体層７の上部一部はゲート絶縁膜８になってしまうため、先の第２炭化珪素半導体層７では熱酸化により消失する厚さを考慮しておく必要がある。今の場合は目標値に対して、例えば第２炭化珪素半導体層７を約５０ｎｍ程度厚く形成したうえで、約９０ｎｍとしている（第２炭化珪素半導体層７の出来栄えは約４０ｎｍとなる。）。ゲート絶縁膜は約７０ｎｍである。

ここで、必要に応じて、ゲート絶縁膜８と第２炭化珪素半導体層７の界面に対し、窒化処理等が実施される（例えば、一酸化窒素（ＮＯ）、二酸化窒素（Ｎ₂Ｏ）など窒素酸化物系ガス雰囲気中において高温アニールがなされる。）。これにより、チャネル移動度を著しく低下させる第２炭化珪素半導体層７とゲート絶縁膜８の界面に存在する界面準位を安定化、即ち界面における界面準位密度を低減させることができる。

次に、ゲート絶縁膜８の表面に、リンを７×１０²⁰ｃｍ^-3程度ドーピングした多結晶シリコン膜を堆積した後、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極９を形成する。ゲート電極９の厚さは約５００ｎｍである。

つづいて、図３（ｃ）に示すように、ゲート電極９の表面及びゲート絶縁膜８の表面を覆うように、例えばＳｉＯ₂を用いた層間絶縁膜１０をＣＶＤ法によって堆積する。層間絶縁膜１０の厚さは、例えば１μｍである。

さらに、マスク（不図示）を用いて、ドライエッチングにより、層間絶縁膜１０およびゲート絶縁膜８の一部を除去して、コンタクトホール１０ｃを形成し、図３（ｄ）に示すように、例えば厚さ１００ｎｍ程度のニッケル膜１３を層間絶縁膜１０および第２炭化珪素半導体層７上に形成する。さらに、不活性雰囲気内で例えば９５０℃の温度で、５分間熱処理を行うことにより、ニッケル膜１３を炭化珪素と反応させ、ニッケルシリサイドで構成されるソース電極１４、ドレイン電極１５、およびベース電極１６を形成する。ここで、ソース電極１４およびドレイン電極１５は、それぞれソース領域４、ドレイン領域５に対してオーミック接触する。また、ベース電極１６は、ベースコンタクト領域６に対してオーミック接触する。次いで、エッチングによって、層間絶縁膜１０上のニッケル膜１３を除去した後に、図４（ａ）の構造となる。

最後に、層間絶縁膜１０上及びコンタクトホール１０ｃ内に、厚さ４μｍ程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図４（ｂ）に示すように、第１上部電極２４、第２上部電極２５、第３上部電極２６がそれぞれソース電極１４、ドレイン電極１５、およびベース電極１６上に得られる。なお、図示しないが、チップ端にゲート電極９と接触するゲート配線（又はゲートパッド）も他の領域に形成する。このようにして、図１に示した半導体装置１００が得られる。

このようにして形成された半導体装置１００は、例えばトランジスタの特性として、室温における閾値電圧は約４Ｖ程度であり、設計により１〜１０Ｖ程度の閾値電圧は容易に実現できる。使いやすさの観点からは、室温における閾値電圧は２〜８Ｖが望ましい。この閾値電圧の制御は、例えば第２炭化珪素半導体層７の濃度もしくは膜厚の制御により任意に設定することができる。第２炭化珪素半導体層７の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが、反対に上記第２炭化珪素半導体層７の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。

図５には、本実施の形態にしたがって作製された、半導体装置１００である横型ＳｉＣ−ＭＯＳFETの移動度特性のゲート電圧依存性が示されている。図５の横軸はゲートオーバードライブ電圧、縦軸は電界効果移動度である。なお、この図では、第２炭化珪素半導体層７内での電子の移動方向、すなわちチャネル方向が［１１−２０］方向および［１−１００］方向の両方のものが比較されており、それぞれベース電圧（Vb）を印加したときの効果が示されている。

図５が示す実験結果によると、ベース電極１６に印加される電圧が０Ｖであるとき、電子のチャネル移動度はチャネル方向に依存せず、異方性は見られない。一方、ＳｉＣのバルク中においては、移動度に異方性があることが一般に知られており、例えば［１１−２０］方向でのバルク移動度は［１−１００］方向でのバルク移動度よりも高いものとなる。しかし、本実施の形態における横型ＳｉＣ−ＭＯＳＦＥＴのように、第２炭化珪素半導体層７とゲート絶縁膜８の界面近傍を電子が流れる構造では、チャネルを流れる電子がクーロン散乱の影響を大きく受けるため、バルク移動度で見えていた異方性が見えなくなる。

次に、ベース電極１６に正の電圧が印加されると、チャネル移動度に異方性が現れる。これは、ベース領域３側へと引きつけられた電子が、上記界面から物理的に遠ざかることによって、クーロン散乱の影響が弱まり、従来のバルク移動度の異方性がチャネル移動度に反映されるためである。したがって、バルク移動度がもとより高い、例えば［１１−２
０］方向での方が、バルク移動度の低い、例えば［１−１００］方向のチャネルよりも、ベース電極に正の電圧を印加したときの移動度向上の効果がより顕著となる。

上記効果を鑑みて、本実施の形態における半導体装置１００である４端子を有する横型ＳｉＣ−ＭＯＳＦＥＴにおいては、バルク移動度の高いチャネル方向、例えば［１１−２０］方向をチャネル方向の主成分として、図６のように設定することにより、オン抵抗の最小化を図ることができる。言い換えると、第２炭化珪素半導体層７の［１１−２０］方向を第２炭化珪素半導体層７を流れる電流方向に設定することでオン抵抗の低減を図ることができる。

また、ベース電極１６に正の電圧を印加して、電子をゲート絶縁膜８界面から遠ざける効果は、第２炭化珪素半導体層７の高濃度化によっても実現できるが、第２炭化珪素半導体層７の高濃度化は、閾値電圧の低下を引き起こすため、トランジスタ誤点弧の観点から好ましくない。一方、本実施の形態における半導体装置では、ゲート電圧が閾値電圧以上であるときにベース電極１６に正の電圧が印加される。これにより、閾値電圧の低下を引き起こすことなく、従来の高い閾値電圧を保持したまま、オン状態でのチャネル移動度を改善することができる。

（実施の形態２）
図７（ａ）は本発明を実施するための実施の形態２における半導体装置３００である縦型ＭＯＳFETの断面模式図を示している。図７（ｂ）は本実施の形態における縦型ＭＯＳＦＥＴの平面を模式的に示しており、図７（ｂ）のＡ−Ａ’間における断面が図７（ａ）となる。なお、図７（ｂ）の平面断面図は、図７（ａ）における第１炭化珪素半導体層１０２表面での断面を示しており、後述する各注入層や電極表面などが示されている。

図７（ｂ）は本実施の形態における半導体装置３００を構成する単位ユニットセル２００を示している。実施の形態２における半導体装置３００は、この単位ユニットセル２００を複数並列に接続することによって、大電流用に使用されるトランジスタとなり、例えば単位ユニットセル２００は図８に示すように平面状に敷き詰められている。

図７（ｂ）で上記単位ユニットセル２００は少なくともソースセル２００ｓ、ベースセル２００ｂの２種類の基本ユニットセルを含有する。例えば、本実施の形態においては、一つのベースセル２００ｂを取り囲むようにして、六つのソースセル２００ｓが配置されている。なお、実施の形態１と同様に、本実施の形態においても、第１導電型をｎ型、第２導電型をｐ型として説明する。

図７（ａ）において、まず高濃度で低抵抗な炭化珪素基板１０１の表面上に、ｎ型の第１炭化珪素半導体層１０２が形成されている。

第１炭化珪素半導体層１０２の最表層にはアルミニウム（Ａｌ）がドーピングされた、ｐ型のベース領域１０３が所望の領域に形成されている。ベース領域１０３が形成されていない第１炭化珪素半導体層１０２はドリフト領域１０２ｄとなる。炭化珪素基板１０１と第１炭化珪素半導体層１０２との間にはバッファー層１０１ｂが位置している。バッファー層１０１ｂは高不純物濃度のＳｉＣからなる。

ソースセル２００ｓ内のベース領域１０３の表面には窒素（Ｎ）がドーピングされたｎ型のソース領域１０４が形成されている。同様に、ベースセル２００ｂ内に、その表面にはＡｌが高濃度にドーピングされたｐ型のベースコンタクト領域１０６が形成されている。ベース領域１０３、ソース領域１０４、およびベースコンタクト領域１０６を含む第１炭化珪素半導体層１０２の表面には、ｎ型の第２炭化珪素半導体層１０７がエピタキシャ
ル成長によって形成されている。第２炭化珪素半導体層１０７はベース領域１０３の少なくとも一部、ソース領域１０４の少なくとも一部、およびベースコンタクト領域１０６の少なくとも一部に接しており、ソース領域１０４とベースコンタクト領域１０６とを接続している。

さらに、第２炭化珪素半導体層１０７の表面には、例えば二酸化珪素（ＳｉＯ₂）によって構成されるゲート絶縁膜１０８が形成されている。また、ゲート絶縁膜１０８が形成されていないソース領域１０４、ベースコンタクト領域１０６上には、ソース電極１１４、ベース電極１１６がそれぞれ形成されている。ソース電極１１４はソース領域１０４に、ベース電極１１６はベースコンタクト領域１０６にそれぞれオーミック接触する。

ゲート電極１０９は、前記ゲート絶縁膜１０８上のうち、平面視にてベース領域１０３、ソース領域１０４、およびドリフト領域１０２ｄが第１炭化珪素半導体層１０２の表面に露出している部分上にまたがって形成されている。

ソース電極１１４、ベース電極１１６上を除いて、ゲート絶縁膜１０８上に第１層間絶縁膜１１０が形成されている。第１層間絶縁膜１１０の上から、さらに第１上部電極１２６が、ソース電極１１４およびその周辺部に重ならないようにして形成されている。第１上部電極１２６を覆い、且つソース電極１１４に重ならないように、第２層間絶縁膜１１１が形成されている。

なお、実施の形態１で述べたように、ベース電極１１６に印加される電圧は最大３Ｖ程度の電圧であり、ソース電極１１４は常に０Ｖであることから、第２層間絶縁膜の膜厚はある程度薄い膜でもよく、例えばその膜厚は５０ｎｍ以上あればよい。第２上部電極１２４は半導体装置３００の表面全体を覆う形で形成されており、ソース電極１１４と接触している。

炭化珪素基板１０１内の裏面側には、ドレイン領域１０５が形成されている。ドレイン領域１０５にはさらにドレイン電極１１５が形成されており、ドレイン領域１０５と接触している。ドレイン電極１１５上にはさらに裏面電極１２５が形成されている。

図９（ａ）と図９（ｂ）は、それぞれ図７（ａ）、図７（ｂ）と同じ半導体装置３００の構造を示しているが、図９（ａ）と図９（ｂ）は説明を簡便にするために、ベース領域１０３を二つの領域として基本ベース領域１０３ａと接続ベース領域１０３ｂに分けて再定義している。基本ベース領域となる１０３ａは、基本ユニットセルであるソースセル２００ｓ、およびベースセル２００ｂの各々の中に形成されるベース領域１０３として定義され、接続ベース領域となる１０３ｂはこれら基本ベース領域１０３ａを電気的に接続するために形成されるベース領域１０３として定義される。なお、図９（ｂ）はベース領域１０３の下面近傍でベース領域１０３を通る断面図である。

接続ベース領域１０３ｂは、その主な目的として、ソースセル２００ｓに含まれる基本ベース領域１０３ａとベースセル２００ｂに含まれる基本ベース領域１０３ａを接続するために用いられる。また、異なる２つのソースセル２００ｓの基本ベース領域１０３ａ同士は接続ベース領域１０３ｂを介して、接続されていてもよいし、接続されていなくてもよい。本実施の形態では図示しないが、ある単位ユニットセル２００に含まれるソースセル２００ｓの基本ベース領域１０３ａが、別の単位ユニットセル２００に含まれるベースセル２００ｂの基本ベース領域１０３ａと、接続ベース領域１０３ｂを介して接続されていてもよい。ソース領域１０４はソースセル２００ｓの基本ベース領域１０３ａに囲まれている。同様に、ベースコンタクト領域１０６はベースセル２００ｂの基本ベース領域１０３ａに囲まれている。

ドリフト領域１０２ｄのうち、ベース領域１０３が形成されておらず、第１炭化珪素半導体層１０２が表面まで到達している領域がある。図１０（ａ）に示すように、この領域は隣接するベース領域１０３によって挟まれており、説明を簡便にするためにＪＦＥＴ（接合型電界効果トランジスタ、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域１０２ｊと呼ぶこととする。図７（ａ）、図９（ａ）および図１０（ａ）に示す半導体装置３００は、構成要素の定義が異なるだけで、何れも同じ半導体装置３００を示している。このＪＦＥＴ領域１０２ｊは、ドリフト領域１０２ｄの一部であるとして、不純物濃度はドリフト領域１０２ｄと同じにしてもよいが、図１０（ｂ）に示すように、ｎ型の不純物をイオン注入等により導入し、第１炭化珪素半導体層１０２よりも不純物濃度を高くしたＪＦＥＴ領域１０２ｊを形成してもよい。この高濃度のＪＦＥＴ領域１０２ｊにより、ＪＦＥＴ領域１０２ｊの抵抗値を低減することができる。

この高濃度のＪＦＥＴ領域１０２ｊの深さは、ベース領域１０３の深さよりも大きくなるように設定されることが好ましい。なお、ここでいう高濃度のＪＦＥＴ領域１０２ｊの深さとは、高濃度のＪＦＥＴ領域１０２ｊにおける不純物濃度が、ドリフト領域１０２ｄと同じ不純物濃度になるときの深さをいう。

ここで、本実施の形態におけるチャネル領域の定義について説明する。図１１（ａ）と図１１（ｂ）には図７（ｂ）に示す単位ユニットセル２００を構成するソースセル２００ｓのうち、左端のソースセル２００ｓと左上のソースセル２００ｓをそれぞれ拡大して示している。さらに、これらの図にはキャリアである電子の進行方向も矢印で示している。このとき、電子はソース領域１０４の各辺から、基本ベース領域１０３ａ上の第２炭化珪素半導体層１０７の中を通過して、ＪＦＥＴ領域１０２ｊへと流れ込む。しかし、本実施の形態のように、接続ベース領域１０３ｂが基本ベース領域１０３ａに隣接している領域では、電子がＪＦＥＴ領域１０２ｊへと流れ込むことができない。したがって、図１１（ａ）、図１１（ｂ）に示されるソースセル２００ｓのソース領域１０４の一辺の長さをｓと定義すると、図１１（ａ）では基本ベース領域１０３ａと接続ベース領域１０３ｂが接している長さｔが、図１１（ｂ）では長さuだけチャネルとして機能しないため、実効的なチャネル幅はそれぞれ、４ｓ−ｔ、４ｓ−uというように、接続ベース領域１０３ｂが存在しない場合のチャネル幅４ｓから短くなっていることが分かる。

なお、ゲート電極１０９は、前記ゲート絶縁膜１０８上のうち、ソースセル２００ｓに含まれる基本ベース領域１０３ａ上にさえ形成されていればよいが、前述したように、接続ベース領域１０３ｂに隣接している基本ベース領域１０３ａ上の第２炭化珪素半導体層１０７はチャネルとしての機能を失っているため、これら接続ベース領域１０３ｂに隣接する基本ベース領域１０３ａ上には、ゲート電極１０９は形成されていなくてもよい。したがって、プロセスマージンを考慮すると、ゲート電極１０９は基本ベース領域１０３ａ、ソース領域１０４の少なくとも一部、及びＪＦＥＴ領域１０２ｊの一部に跨るようにして形成されている。

図１２は第１上部電極１２６のおよそ表面における、平面断面図を示している。第１上部電極１２６はソース電極１１４およびソース電極１１４を囲う第２層間絶縁膜１１１が形成されている領域を除いて、全面に形成されており、ベース電極１１６とは各単位ユニットセル２００の中心部に設けられた第１層間絶縁膜１１０の開口部を通して接触している。また、のちにソース電極上に形成する第２上部電極１２４とは第２層間絶縁膜１１１を介して、絶縁されている。

次に、実施の形態２における半導体装置３００である縦型ＭＯＳＦＥＴの動作原理および効果について簡単に述べる。基本的な動作原理は実施の形態１と同じである。本実施の
形態における縦型ＳｉＣ−ＭＯＳＦＥＴもゲート電極１０９、ソース電極１１４、裏面電極１２５、ベース電極１１６の四つの電極を有する、４端子装置である。

まず、ゲート電極１０９に閾値電圧以上の正の電圧が印加されると、第２炭化珪素半導体層１０７の表面に、キャリアである電子が流れることのできる表面キャリア層が形成され、ソース領域１０４とＪＦＥＴ領域１０２ｊが電気的に接続される。ここで、正の電圧が裏面電極１２５に印加されると、ソース領域１０４から第２炭化珪素半導体層１０７表面の表面キャリア層に注入された電子は、ドレイン電圧により形成される電場にしたがい、ＪＦＥＴ領域１０２ｊを介して、第１炭化珪素半導体層１０２へと流れ込む。この状態が縦型ＭＯＳＦＥＴにおけるオン状態である。

反対に、ゲート電極１０９に閾値電圧未満の電圧が印加されても、第２炭化珪素半導体層１０７の表面に、表面キャリア層が形成されないため、ソース領域１０４とＪＦＥＴ領域１０２ｊは電気的に絶縁される。この状態が縦型ＭＯＳＦＥＴにおけるオフ状態である。このとき、裏面電極１２５に印加される高電圧は、ベース領域１０３とドリフト領域１０２ｄの間に形成される空乏層によって保持される。

なお、本実施の形態においても、半導体装置３００がオン状態のときにベース電極１１６に正の電圧が印加される。ベース電極１１６に正の電圧が印加されることによって、第２炭化珪素半導体層１０７の表面に形成されていた表面キャリア層が、ベース領域１０３側へと引きつけられる。これにより、第２炭化珪素半導体層１０７とゲート絶縁膜１０８の界面近傍を流れていた電子が、上記界面におけるクーロン散乱の影響を受けにくくなり、移動度の向上が期待できる。一方、半導体装置３００がオフ状態のときは、パンチスルー抑制のため、ベース電圧は、０Ｖもしくはそれ以下となることが望ましい。つまり、ベース電圧はゲート電圧と同期的に制御することが好ましい。即ち、ゲート電圧が閾値電圧以上であるとき、ベース電極１１６には正の電圧が印加され、ゲート電圧が閾値電圧未満であるとき、ベース電極１１６には０Ｖもしくはそれ以下の電圧が印加されることが好ましい。

なお、実施の形態１同様、ベース電極１１６に印加可能な正の電圧は、ベース領域１０３およびソース領域１０４との間に形成される、ｐｎ接合の内蔵電位よりも小さく設定される。ベース電極１１６に印加される電圧が内蔵電位よりも小さく設定されることにより、ｐｎ接合で発生するリーク電流を抑制することができる。この内蔵電位は半導体装置３００を形成している半導体材料のバンドギャップの値におよそ等しくなり、本実施の形態における半導体装置３００は炭化珪素により形成されていることから、Ｓｉよりも大きい約３Ｖ程度をベース電極１６に印加することが可能となる。

つづいて、実施の形態２の半導体装置３００である縦型ＭＯＳFETの製造方法について、図１３から図１５を使って、順に説明する。

まず、炭化珪素基板１０１を準備する。炭化珪素基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板である。

図１３（ａ）に示すように、炭化珪素基板１０１の上に高抵抗の第１炭化珪素半導体層１０２をエピタキシャル成長させる。第１炭化珪素半導体層１０２を形成する前に、炭化珪素基板１０１上に、高不純物濃度のＳｉＣによって構成されるバッファー層１０１ｂを堆積していてもよい。バッファー層１０１ｂの不純物濃度（ドーパント濃度）は、例えば、１×１０¹⁸ｃｍ^-3であり、厚さは１μｍである。第１炭化珪素半導体層１０２は、例えばｎ型４Ｈ−ＳｉＣによって構成され、ドーパント濃度及び膜厚は、例えばそれぞれ１×１０¹⁶ｃｍ^-3及び１０μｍである。

次に、図１３（ｂ）に示すように、例えばＳｉＯ２からなる第１注入マスク１５１を形成し、第１炭化珪素半導体層１０２の表面側から、例えばアルミニウム(Ａｌ)イオンを第１炭化珪素半導体層１０２に注入する。ベース注入領域１０３ｉのドーパント濃度は、例えば第１炭化珪素半導体層１０２の表面から２００ｎｍ付近までの濃度が約２×１０¹⁹ｃｍ^-3となるように設定される。ベース注入領域１０３ｉとベース注入領域１０３ｉとは重ならない第１炭化珪素半導体層１０２からなるｐｎ接合の接合深さは０．５〜１μｍ程度である。好ましくは、半導体装置３００が所望の耐圧を有するとき、のちに形成するソース領域１０４と第１炭化珪素半導体層１０２との間でパンチスルーしないように、ベース領域１０３の濃度、プロファイル、厚さが決定される。ドリフト領域１０２ｄは第１炭化珪素半導体層１０２内でベース注入領域１０３ｉにならない領域である。

つづいて、図１３（ｃ）に示すように、第１注入マスク１５１を除去し、第２注入マスク１５２を形成後、ベース注入領域１０３ｉに、例えば窒素（Ｎ）イオンを注入することによって、ソース注入領域１０４ｉを形成する。第１注入マスク１５１を残したままで、第１注入マスク１５１の側壁マスクを形成して第２注入マスク１５２を形成しても良い（つまり、ベース注入領域１０３ｉに対してソース注入領域１０４ｉを自己整合的に形成する、いわゆるセルフアラインプロセスを適用しても良い）。ソース注入領域１０４ｉの不純物濃度は、ベース注入領域１０３ｉのＡｌ不純物濃度よりも高く設定され、例えば第１炭化珪素半導体層１０２の表面から２００ｎｍ付近までのドーパント濃度が約５×１０¹⁹ｃｍ^-3となるように設定される。

Ｎイオン注入後、第２注入マスク１５２を除去し、図１３（ｄ）に示すように、第３注入マスク１５３を形成したのち、開口領域に再びＡｌイオンを注入することにより、ベースコンタクト注入領域１０６ｉが形成される。なお、ベースコンタクト領域１０６は各単位ユニットセル２００内に必ず一箇所設けられる。

次に、第３注入マスク１５３を除去し、第１炭化珪素半導体層１０２の表面に露出しているドリフト領域１０２ｄに対し、炭化珪素基板１０１上方からみてこのドリフト領域１０２ｄを包括するように、ＪＦＥＴ注入領域１０２ｉを形成してもよい。このＪＦＥＴ注入領域１０２ｉは、例えばＮをイオン注入して形成する。ＪＦＥＴ注入領域１０２ｉは炭化珪素基板１０１の垂直方向に対して、第１炭化珪素半導体層１０２の表面から、少なくともベース注入領域１０３ｉより深い位置まで形成される。また、ＪＦＥＴ注入領域１０２ｉのイオン注入時の不純物濃度は、第１炭化珪素半導体層１０２のドーパント濃度よりも大きい。本実施形態においては、例えばＪＦＥＴ領域１０２ｊの平均不純物濃度は約１×１０¹⁷ｃｍ^-3に設定される。なお、図１４（ａ）から図１５（ｂ）において、ＪＦＥＴ領域１０２ｊは不純物を注入して得られた高濃度のＪＦＥＴ領域１０２ｊではなく、ドリフト領域１０２ｄの一部としてのＪＦＥＴ領域１０２ｊとして示す。

上記すべてのイオン注入工程が完了したのち、第１炭化珪素半導体層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行うことにより、図１４（ａ）に示すように、ベース注入領域１０３ｉがベース領域１０３に、ソース注入領域１０４ｉがソース領域１０４に、そしてベースコンタクト注入領域１０６ｉがベースコンタクト領域１０６になる。ベース領域１０３の深さは例えば５５０ｎｍ、平均的なドーパント濃度は約２×１０¹⁹ｃｍ^-3である。ソース領域１０４およびドレイン領域１０５の深さは例えば２５０ｎｍ、平均的なドーパント濃度は約５×１０¹⁹ｃｍ^-3である。コンタクト領域１０６の深さは例えば４００ｎｍ、平均的なドーパント濃度は約１×１０²⁰ｃｍ^-3である。なお、活性化アニール後の第１炭化珪素半導体層１０２の表面清浄化のために、第１炭化珪素半導体層１０２の表層を除去する場合がある。

次に、ベース領域１０３、ソース領域１０４、およびベースコンタクト領域１０６を含む第１炭化珪素半導体層１０２の表面全体に、例えば高温下における炭化珪素エピタキシャル成長により、第２炭化珪素半導体層１０７が形成される。移動度向上を目的として形成される、第２炭化珪素半導体層１０７の平均ドーパント濃度及び膜厚は、例えば約１×１０¹⁸ｃｍ^-3、９０ｎｍであるが、このように一様な濃度にドーピングされていてもよいし、または成長方向に対して、ある濃度プロファイルを有していてもよい。第２炭化珪素半導体層１０７は、実施の形態１と同様、チャネルすべてのベース領域１０３上において残されるほうが好ましい。

次いで、第２炭化珪素半導体層１０７を覆うようにして、ゲート絶縁膜１０８が形成される。熱酸化によりゲート絶縁膜１０８を形成した場合は、第２炭化珪素半導体層１０７の上層の一部はゲート絶縁膜１０８になってしまうため、先の第２炭化珪素半導体層１０７では熱酸化により消失する厚さを考慮しておく必要がある。今の場合は目標値に対して、例えば第２炭化珪素半導体層１０７を約５０ｎｍ程度厚く形成したうえで、約９０ｎｍとしている（第２炭化珪素半導体層１０７の出来栄えは約４０ｎｍとなる。）。ゲート絶縁膜は約７０ｎｍである。

ここで、必要に応じて、ゲート絶縁膜１０８と第２炭化珪素半導体層１０７の界面に対し、窒化処理等を実施する（例えば、一酸化窒素（ＮＯ）、二酸化窒素（Ｎ₂Ｏ）など窒素酸化物系ガス雰囲気中において高温アニールがなされる。）。これにより、チャネル移動度を著しく低下させる第２炭化珪素半導体層１０７とゲート絶縁膜１０８の界面に存在する界面準位の安定化を図ることができる。即ち、界面準位密度を低減することができ、移動度を向上させることができる。

次に、図１４（ｂ）に示すように、ゲート絶縁膜１０８の表面に、リンを７×１０²⁰ｃｍ^-3程度ドーピングした多結晶シリコン膜を堆積した後、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極１０９を形成する。ゲート電極１０９の厚さは約５００ｎｍである。

つづいて、図１４（ｃ）に示すように、ゲート電極１０９の表面及び第１炭化珪素半導体層１０２の表面を覆うように、例えばＳｉＯ₂を用いた第１層間絶縁膜１１０を例えばＣＶＤ法によって堆積する。第１層間絶縁膜１１０の厚さは、例えば１μｍである。

次に、マスク（不図示）を用いて、ドライエッチングにより、第１層間絶縁膜１１０の一部を除去して、コンタクトホール１１０ｃおよび１１１ｃを形成し、図１４（ｄ）に示すように、例えば厚さ２００ｎｍ程度のニッケル膜１１３を第１層間絶縁膜１１０上に形成する。さらに、不活性雰囲気内で例えば９５０℃の温度で、５分間熱処理を行うことにより、ニッケル膜１１３を炭化珪素と反応させ、ニッケルシリサイドで構成されるソース電極１１４、およびベース電極１１６を形成する。ここで、ソース電極１１４はソース領域１０４に、ベース電極１１６はベースコンタクト領域１０６に対してオーミック接触する。次いで、エッチングによって、第１層間絶縁膜１１０上のニッケル膜１１３を除去した後に、炭化珪素基板１０１裏面に、例えば窒素（Ｎ）イオンを注入することによってｎ型のドレイン領域１０５を得ることができる。その後、ドレイン領域１０５上に、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン領域１０５に対してオーミック接触となるドレイン電極１１５を形成し、図１５（ａ）の構造となる。

第１層間絶縁膜１１０上及びコンタクトホール１１０ｃ内に、厚さ２μｍ程度のアルミニウム膜を堆積し、マスク（不図示）を用いて、ウェットエッチングにより、図１５（ｂ）に示すように、第１上部電極１２６がベース電極１１６上に得られる。さらに、第２層
間絶縁膜１１１を全面に堆積し、少なくとも第１上部電極１２６を覆うマスク（不図示）を用いて、ドライエッチングにより第２層間絶縁膜１１１の一部を除去し、ソース電極１１４を露出させる。最後に、第１層間絶縁膜１１０、第２層間絶縁膜１１１、及びコンタクトホール１１１ｃ内に、厚さ４μｍ程度のアルミニウム膜を全面に堆積し、第２上部電極１２４をソース電極１１４上に接触させる。最後に、裏面のドレイン電極１１５の上に、例えばチタン、ニッケル、銀の積層電極を裏面電極１２５として堆積することにより、図１５（ｂ）に示した半導体装置３００が得られる。

このようにして形成された半導体装置３００は、例えばトランジスタの特性として、室温における閾値電圧は約４Ｖ程度である。使いやすさの観点からは、室温における閾値電圧は２〜８Ｖが望ましい。この閾値電圧の制御は、例えば第２炭化珪素半導体層１０７の濃度もしくは膜厚の制御により任意に設定することができる。第２炭化珪素半導体層１０７の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが、反対に上記第２炭化珪素半導体層１０７の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。

ベース電圧印加により移動度が向上する一方、本実施の形態における半導体装置３００である縦型ＳｉＣ−ＭＯＳＦＥＴでは、ベース電圧を印加するために、例えば基本ベース領域１０３ａの一部が接続ベース領域１０３ｂと接続される必要があり、実効的なチャネル幅が短くなる。従来、オン状態のとき、ソース領域１０４からベース領域１０３上の第２炭化珪素半導体層１０７に流れ込んだ電子は、最も低抵抗となる最短経路を通って、ＪＦＥＴ領域１０２ｊへと到達する。しかし、基本ベース領域１０３ａが接続ベース領域１０３ｂに接続しているチャネル領域では、電子がＪＦＥＴ領域１０２ｊに流れ込むことができず、電流に寄与することができない。したがって、ベース電圧を印加したとき、単位チャネル幅あたりのオン抵抗は改善するものの、オン抵抗のさらなる最小化には、基本ベース領域１０３ａと接続ベース領域１０３ｂが接する長さを出来るだけ短くしなければならない。

ここで、本実施の形態における、結晶軸方向とチャネル方向の関係性を図１６に示す。各ソースセル内における基本ベース領域１０３ａの形状は、図１６に示すように、例えば正方形をとることができる。このとき、基本ベース領域１０３ａの４辺は、例えば［１１−２０］方向もしくは［１−２００］方向のどちらかの方向に対して垂直となるように配置される。

一方、図５に示したように、ベース電圧を印加したときの移動度改善の効果は、チャネル方向に大きく依存する。図５では、チャネル領域である第２炭化珪素半導体層１０７中を電流が流れる方向が［１１−２０］方向と平行であるときの方が、［１−１００］方向と平行であるときよりも、移動度改善の効果が大きいことが分かる。

上記効果を鑑みた場合、本実施の形態を実施する上では、例えばバルク移動度の高い［１１−２０］方向を向いたチャネルを多く生かすことにより、チャネル幅が短くなることに対するオン抵抗増大の影響を軽減することができる。この場合、基本ベース領域１０３ａの四辺のうち、その垂直な方向が［１−１００］方向と平行な基本ベース領域１０３ａの辺の一部を、接続ベース領域１０３ｂに接続することになる。この形状は、例えば図１１（ａ）に示されているものと同じである。

また反対に、基本ベース領域１０３ａの四辺のうち、その垂直方向が［１１−２０］方向と平行な基本ベース領域１０３ａの辺の一部を、接続ベース領域１０３ｂに接続すると、［１−１００］方向における移動度改善の効果が限定的であるため、チャネル幅が短くなる効果の方が大きくなり、ベース電圧を印加することによるオン抵抗低減の効果が小さ
くなる。

これらを考慮すると、例えばバルク移動度の異なるチャネル方向が複数混在するとき、バルク移動度の低いチャネル方向の基本ベース領域１０３ａの辺の一部が接続ベース領域１０３ｂに接続される長さを、バルク移動度の高いチャネル方向の基本ベース領域１０３ａの辺の一部が接続ベース領域１０３ｂに接続される長さよりも長くすることが、オン抵抗の低減に有効であることがいえる。

なお、図１７に示すように、半導体装置３００はベース電極１１６への印加電圧の制御をする制御回路１８０を含む構成にしてもよい。実施の形態１における半導体装置１００においても同様である。

本発明は、ＳｉＣ−ＭＯＳＦＥＴ等の半導体装置、及びそれを備えたインバータ回路等の種々の制御装置や駆動装置に広く適用できる。

１００，３００，１０００ 半導体装置
１００ａ ＭＯＳＦＥＴセル
１００ｂ 接続セル
２００ 単位ユニットセル
２００ｓ ソースセル
２００ｂ ベースセル
１，１０１，１００１ 炭化珪素基板
１ｂ，１０１ｂ バッファー層
２，１０２，１００２ 第１炭化珪素半導体層
２ｄ，１０２ｄ，１００２ｄ ドリフト領域
１０２ｊ ＪＦＥＴ領域
１０２ｉ ＪＦＥＴ注入領域
３，１０３，１００３ ベース領域
３ｉ，１０３ｉ ベース注入領域
１０３ａ 基本ベース領域
１０３ｂ 接続ベース領域
４，１０４，１００４ ソース領域
４ｉ，１０４ｉ ソース注入領域
５，１０５ ドレイン領域
５ｉ ドレイン注入領域
６， １０６， １００６ ベースコンタクト領域
６ｉ，１０６ｉ ベースコンタクト注入領域
７，１０７，１００７ 第２炭化珪素半導体層
８，１０８，１００８ ゲート絶縁膜
９，１０９，１００９ ゲート電極
１０ 層間絶縁膜
１１０ 第１層間絶縁膜
１１１ 第２層間絶縁膜
１０ｃ，１１０ｃ，１１１ｃ コンタクトホール
１４，１１４，１０１４ ソース電極
１５，１１５，１０１５ ドレイン電極
１６，１１６ ベース電極
２４，１２６ 第１上部電極
２５，１２４ 第２上部電極
２６ 第３上部電極
５１，１５１ 第１注入マスク
５２，１５２ 第２注入マスク
１２５，１０２２ 裏面電極
１５３ 第３注入マスク
１８０ 制御回路
１０２１ 上部電極
１０１０ 層間絶縁膜

Claims (7)

1. 第１導電型の炭化珪素基板と、
   前記炭化珪素基板の表面に位置する第１導電型の第１炭化珪素半導体層と、
   前記第１炭化珪素半導体層内に位置する第２導電型のベース領域と、
   前記ベース領域内に位置する第１導電型のソース領域と、
   前記ソース領域から離間して位置する第１導電型のドレイン領域と、
   前記ベース領域内において前記ソース領域から離間して位置する第２導電型のベースコンタクト領域と、
   前記第１炭化珪素半導体層の表面上に位置し、前記ベース領域の少なくとも一部、前記ソース領域の少なくとも一部、および前記ベースコンタクト領域の少なくとも一部、に接し、前記ソース領域と前記ベースコンタクト領域とを接続する第１導電型の第２炭化珪素半導体層と、
   前記第２炭化珪素半導体層上に位置するゲート絶縁膜と、
   前記ゲート絶縁膜上に位置し、平面視して、前記ベース領域の一部および前記ソース領域の一部、と重なるゲート電極と、
   前記ドレイン領域に接して位置するドレイン電極と、
   前記ベースコンタクト領域に接して位置するベース電極と、
   前記ソース領域に接して位置するソース電極と、
   を備える半導体装置。
2. 前記ドレイン領域は、前記ベース領域内において、平面視して、前記ゲート電極の一部と重なり前記ベースコンタクト領域から離間して位置し、
   前記ドレイン電極は前記第１炭化珪素半導体層の表面に位置する請求項１記載の半導体装置。
3. 前記第１炭化珪素半導体層は前記第１炭化珪素半導体層の表面において、前記ベース領域に挟まれた第１導電型のＪＦＥＴ領域を有し、
   前記ドレイン領域は前記炭化珪素基板の裏面側に位置し、
   前記ドレイン電極は前記ドレイン領域と接する、
   請求項１記載の半導体装置。
4. 前記第２炭化珪素半導体層を流れる電流は前記第２炭化珪素半導体層の［１１−２０］方向に流れる請求項１から３に記載の半導体装置。
5. 前記ゲート電極への印加電圧に応じて前記ベース電極への印加電圧を制御する制御回路をさらに備え、
   前記制御回路は、
   前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
   前記ソース電極の電位を基準とする前記ベース電極の電位をＶｂｓ、
   前記半導体装置における閾値電圧をＶｔｈと定義したとき、
   Ｖｇｓ≧Ｖｔｈの場合、Ｖｂｓ＞０Ｖとなる電圧を前記ベース電極に印加し、
   Ｖｇｓ＜Ｖｔｈの場合、Ｖｂｓ≦０Ｖとなる電圧を前記ベース電極に印加する、
   請求項１記載の半導体装置。
6. 第１導電型の炭化珪素基板と、
   前記炭化珪素基板の表面上に位置する第１導電型の第１炭化珪素半導体層と、
   前記第１炭化珪素半導体層内に位置する第２導電型のベース領域と、
   前記ベース領域内に位置する第１導電型のソース領域と、
   前記ソース領域から離間して位置する第１導電型のドレイン領域と、
   前記ベース領域内において前記ソース領域から離間して位置する第２導電型のベースコンタクト領域と、
   前記第１炭化珪素半導体層の表面上に位置し、前記ベース領域の少なくとも一部、前記ソース領域の少なくとも一部、および前記ベースコンタクト領域の少なくとも一部、に接し、前記ソース領域と前記ベースコンタクト領域とを接続する第１導電型の第２炭化珪素半導体層と、
   前記第２炭化珪素半導体層上に位置するゲート絶縁膜と、
   前記ゲート絶縁膜上に位置し、平面視して、前記ベース領域の一部および前記ソース領域の一部、と重なるゲート電極と、
   前記ドレイン領域に接して位置するドレイン電極と、
   前記ベースコンタクト領域に接して位置するベース電極と、
   前記ソース領域に接して位置するソース電極と、
   を備える半導体装置の制御方法であって、
   前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
   前記ソース電極の電位を基準とする前記ベース電極の電位をＶｂｓ、
   前記半導体装置の閾値電圧をＶｔｈと定義したとき、
   Ｖｇｓ≧Ｖｔｈの場合、Ｖｂｓ＞０Ｖとなる電圧を前記ベース電極に印加するステップと、
   Ｖｇｓ＜Ｖｔｈの場合、Ｖｂｓ≦０Ｖとなる電圧を前記ベース電極に印加するステップと、
   を含む半導体装置の制御方法。
7. 前記Ｖｂｓに印加される電圧の絶対値の最大値が炭化珪素半導体によるｐｎ接合の内蔵電位の絶対値以下となる、請求項６記載の半導体装置の制御方法。