CN107833921A - 开关器件和制造开关器件的方法 - Google Patents

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Abstract

本发明涉及开关器件和制造开关器件的方法。开关器件包括半导体衬底；第一沟槽和第二沟槽；栅极绝缘层；和栅极电极。半导体衬底包括在延伸到第一沟槽和第二沟槽的底表面的区域中布置的第一导电类型的第一半导体区、第二导电类型的本体区、第一导电类型的第二半导体区、第二导电类型的第一底部半导体区和第二底部半导体区，以及从第一沟槽在从本体区的下端的深度到第一沟槽和第二沟槽的底表面的深度的深度范围内延伸以到达第二沟槽的第二导电类型的连接半导体区，所述连接半导体区接触所述第二半导体区，并且被连接到所述本体区以及所述第一底部半导体区和所述第二底部半导体区。

Description

开关器件和制造开关器件的方法
技术领域
本说明书中公开的技术涉及一种开关器件和制造该开关器件的方法。
背景技术
日本专利申请公开No.2015-118966(JP 2015-118966 A)公开了一种包括布置在沟槽中的栅极电极的开关器件。该开关器件包括n型第一半导体区(源极区)、p型本体区、和n型第二半导体区(漂移区)。第一半导体区、本体区、和第二半导体区在沟槽的侧表面处与栅极绝缘层接触。另外，开关器件包括p型底部半导体区，该p型底部半导体区与沟槽的底表面接触。开关器件还包括沿沟槽的侧表面的部分延伸的p型连接半导体区。连接半导体区连接到本体区和底部半导体区。通过连接半导体区，控制底部半导体区的电位大体上等于本体区的电位。当断开开关器件时，耗尽层从底部半导体区延伸到第二半导体区中。通过耗尽层，抑制了底部半导体区附近(即，沟槽的底部的附近) 的电场聚焦。
发明内容
在开关器件中，在本体区和第二半导体区之间的界面处的p-n结能够被使用为p-n二极管。在JP 2015-118966 A的开关器件中，连接半导体区连接到本体区并且与第二半导体区接触。因此，在连接半导体区和第二半导体区之间的界面还能够操作为p-n二极管。p-n二极管并联连接到开关器件。当将反向电压施加到开关器件时，电流流过p-n 二极管。p-n二极管能够被使用为所谓的回流二极管。
为了降低当电流流过p-n二极管时的损失，可优选地的是p-n二极管的正向电压降小。因此，本说明书提出了一种进一步降低包括在开关器件中的p-n二极管的正向电压降的技术。
在本说明书中公开的开关器件包括：半导体衬底；第一沟槽，该第一沟槽被布置在半导体衬底的上表面中；第二沟槽，该第二沟槽被布置在半导体衬底的上表面中并且被从第一沟槽间隔开地布置；栅极绝缘层，该栅极绝缘层中的每个覆盖第一沟槽和第二沟槽中的对应一个的内表面；以及栅极电极，该栅极电极中的每个被布置在第一沟槽和第二沟槽中的对应一个中，并且通过栅极绝缘层中的对应一个将栅极电极中的每个与半导体衬底绝缘。半导体衬底包括第一半导体区、本体区、第二半导体区、第一底部半导体区、第二底部半导体区、和连接半导体区。第一半导体区是布置在所述第一沟槽和所述第二沟槽之间并且经由栅极绝缘层面对第一沟槽和第二沟槽中的栅极电极的第一导电类型的区。本体区是从下侧接触第一半导体区并且经由栅极绝缘层面对第一沟槽和第二沟槽中的栅极电极的第二导电类型的区。第二半导体区是从下侧接触本体区的第一导电类型的区，第二半导体区通过本体区与第一半导体区分离开，以及第二半导体区经由栅极绝缘层面对第一个沟槽和第二沟槽中的栅极电极。第一底部半导体区是在延伸到第一沟槽的底表面的区域中布置的第二导电类型的区，第一底部半导体区接触第二半导体区。第二底部半导体区是在延伸到第二沟槽的底表面的区域中布置的第二导电类型的区，第二底部半导体区接触第二半导体区。连接半导体区是在本体区下方的区域的部分处布置的第二导电类型的区，连接半导体区在从本体区的下端的深度到第一沟槽和第二沟槽的底表面的深度的深度范围中从第一沟槽延伸以到达第二沟槽，连接半导体区接触第二半导体区，以及连接半导体区连接到本体区、第一底部半导体区、和第二底部半导体区。
第一导电类型和第二导电类型中的一个是n型以及另一个是p型。在第一半导体区中，经由栅极绝缘层面对第一沟槽中的栅极电极的部分和经由栅极绝缘层面对第二沟槽中的栅极电极的部分可以彼此连续或彼此分离开。
在该开关器件中，由于第一底部半导体区和第二底部半导体区经由连接半导体区与本体区连接，所以抑制了在底部半导体区附近(即，在沟槽的底部的附近)的电场聚焦。在该开关器件中，连接半导体区在从本体区的下端的深度到第一沟槽和第二沟槽的底表面的深度的深度范围中从第一沟槽延伸以到达第二沟槽。由于连接半导体区以这种方式延伸，所以与其中仅在沟槽附近布置连接半导体区的情况进行比较，增加了在连接半导体区和第二半导体区之间的界面(即，p-n结) 的区域。因此，在尺寸上增加了开关器件中包括的p-n二极管的电流路径(即，加宽了电流的路径)，并且因此，使p-n二极管的正向电压降变得更小。利用开关器件，与现有技术进行比较，能够降低所包括的 p-n二极管的正向电压降。因此，能够降低p-n二极管中引起的损失。
另外，本说明书提供了制造开关器件的方法。该方法包括制备半导体衬底，该半导体衬底包括第一导电类型的第二半导体区和第二导电类型的本体区，所述本体区从半导体衬底的上侧接触第二半导体区并且露出在半导体衬底的上表面处；通过经由掩膜将第二导电类型杂质注入到半导体衬底的上表面中，形成第二导电类型的连接半导体区，该连接半导体区从本体区向下突出；形成半导体衬底的上表面中的第一沟槽和第二沟槽，该第一沟槽和第二沟槽通过本体区延伸以到达第二半导体区，并且延伸以当从半导体衬底的上表面观看时与连接半导体区交叉；通过在第一沟槽的底表面处注入第二导电类型杂质，形成第二导电类型的第一底部半导体区，第一底部半导体区连接到连接半导体区，以及通过在第二沟槽的底表面处注入第二导电类型杂质，形成第二导电类型的第二底部半导体区，第二底部半导体区连接到连接半导体区；以及使用半导体衬底完成开关器件。开关器件包括栅极绝缘层，该栅极绝缘层中的每个覆盖第一沟槽和第二沟槽中的对应一个的内表面；栅极电极，该栅极电极中的每个布置在第一沟槽和第二沟槽中的对应一个中，并且通过栅极绝缘层中的对应一个将栅极电极中的每个与半导体衬底绝缘；以及第一导电类型的第一半导体区，该第一半导体区布置在第一沟槽和第二沟槽之间，第一半导体区从上侧接触本体区，由本体区将第一半导体区与第二半导体区隔离开，以及第一半导体区经由栅极绝缘层面对第一沟槽和第二沟槽中的栅极电极。
可以在任何定时，例如在形成第一沟槽和第二沟槽之前的定时，实施使用半导体衬底完成开关器件的过程(例如，形成诸如第一半导体区的半导体区的过程)的部分。
根据这个制造方法，能够形成从第一沟槽延伸以到达第二沟槽的连接半导体区。因此，根据这个制造方法，能够制造其中所包括的p-n 二极管的正向电压降小的开关器件。
附图说明
以下将会参照附图描述本发明的示例性实施方式的特征、优点以及技术和工业意义，其中相同的附图标记表示相同的元件，以及在附图中：
图1是示出MOSFET的顶部表面和部分的透视图；
图2是MOSFET的平面视图；
图3是沿图1和图2的线III-III获取的截面视图；
图4是沿图1和图2的线IV-IV获取的截面视图；
图5是在处理之前的半导体衬底的截面视图；
图6是在形成掩膜之后的半导体衬底的截面视图；
图7是在注入P型杂质之后的半导体衬底的截面视图；
图8是在注入n型杂质之后的半导体衬底的截面视图；
图9是在形成沟槽之后的半导体衬底的截面视图；
图10是在形成底部半导体区之后的半导体衬底的截面视图；以及
图11是在形成底部绝缘层之后的半导体衬底的截面视图。
具体实施方式
图1至图4示出根据实施例的金属氧化物半导体场效应晶体管 (MOSFET)10。如图3和图4所示，MOSFET 10包括半导体衬底12、电极、绝缘层等。在图1和图2中，为了更好的可视性，省略了半导体衬底12的上表面12a上的电极和绝缘层的图示。在下文中，与半导体衬底12的上表面12a平行的一个方向将会被称作为x方向，与半导体衬底12的上表面12a平行并且与x方向正交的方向将会被称作为y 方向，并且半导体衬底12的厚度方向将会被称作为z方向。
半导体衬底12由SiC制成。如图1至图4所示，在半导体衬底 12的上表面12a中布置多个沟槽22。在上表面12a中，每个沟槽22 沿着y方向并且在y方向上直线延伸。在x方向上间隔开地布置沟槽 22。在每个沟槽22中布置栅极绝缘层24和栅极电极26。
栅极绝缘层24覆盖沟槽22的内表面。栅极绝缘层24由氧化硅制成。栅极绝缘层24包括底部绝缘层24a和侧绝缘膜24b。在沟槽22的底部处布置底部绝缘层24a。底部绝缘层24a覆盖沟槽22的底表面。另外，底部绝缘层24a覆盖沟槽22的沟槽22的底表面的附近的侧表面。侧绝缘膜24b分别覆盖位于底部绝缘层24a上和上方的沟槽22的侧表面。
在底部绝缘层24a上和上方布置栅极电极26。也就是，在栅极电极26和沟槽22的底表面之间的绝缘层是底部绝缘层24a，而在栅极电极26和沟槽22的每个侧表面之间的绝缘层是侧绝缘膜24b。通过侧绝缘膜24b和底部绝缘层24a将栅极电极26与半导体衬底12绝缘。每个栅极电极26的上表面被覆盖有层间绝缘膜28。
侧绝缘膜24b的厚度(即，在沟槽22的侧表面和栅电极26的侧表面之间的间隔)小于底部绝缘层24a的厚度(即，底部绝缘层24a 的上表面和下表面之间的宽度(即，栅极电极26的下端和沟槽22的底表面之间的间隔))。
如图3至图4所示，在半导体衬底12的上表面12a上布置上部电极70。上部电极70覆盖层间绝缘膜28。在其中没有布置层间绝缘膜 28的部分处，上部电极70与半导体衬底12的上表面12a接触。由层间绝缘膜28，将上部电极70与栅极电极26绝缘。在半导体衬底12的下表面12b上布置下部电极72。下部电极72与半导体衬底12的下表面12b接触。
如图1至图4所示，在半导体衬底12中布置多个源极区30、多个本体接触区31、本体区32、漂移区34、漏极区35、多个底部半导体区36、和多个连接半导体区38。
源极区30中的每个是n型区。在邻近的两个沟槽22之间布置源极区30。在延伸到半导体衬底12的上表面12a的区域中布置源极区 30，并且源极区30与上表面70欧姆接触。源极区30在沟槽22的上端部分处与侧绝缘膜24b接触。源极区30经由侧绝缘膜24b在其两侧均面对沟槽22中的栅极电极26。
在源极区30的外侧处布置本体接触区31中的每个。在延伸到半导体衬底12的上表面12a的区域中布置本体接触区31，并且本体接触区31与上部电极70欧姆接触。本体接触区31在与沟槽22交叉的方向上(即，x方向上)延伸。在沟槽22的上端部分处，本体接触区31 与侧绝缘膜24b接触。
本体区32是p型区。在源极区30和本体接触区31下方布置本体区32。本体区32从下侧与源极区30和本体接触区31接触。本体区 32的p型杂质浓度低于本体接触区31的p型杂质浓度。在源极区30 和本体接触区31的下方，本体区32与侧绝缘膜24b接触。本体区32 经由侧绝缘膜24b面对沟槽22中的栅极电极26。本体区32的下端位于高于栅极电极26的下端(即，底部绝缘层24a的上表面)。
漂移区34是n型区。在本体区32的下方布置漂移区34并且由本体区32将其与源极区30分离开。漂移区34从下侧与本体区32接触。在本体区32的下方，漂移区34与侧绝缘膜24b和底部绝缘层24a接触。漂移区34经由侧绝缘膜24b面对沟槽22中的栅极电极26。
漏极区35是n型区。漏极区35具有高于漂移区34的n型杂质浓度的n型杂质浓度。在漂移区34的下方布置漏极区35。漂移区35从下侧与漂移区34接触。在延伸到半导体衬底12的下表面12a的区域中布置漏极区35，并且漏极区35与下部电极72欧姆接触。
底部半导体区36中的每个是p型区。在延伸到对应沟槽22的底表面的区域中布置底部半导体区36。在对应沟槽22的底表面处布置底部半导体区36，并且其与底部绝缘层24a接触。底部半导体区36在沿对应沟槽22的底表面的y方向上延伸。底部半导体区36覆盖对应沟槽22的整个底表面。由漂移区34围绕底部半导体区36。底部半导体区36与漂移区34接触。
如图1所示，连接半导体区38中的每个是从本体区32向下(到漂移区34侧)突出的p型区。在对应本体接触区31下方布置连接半导体区38。连接半导体区38沿对应本体接触区31在与沟槽22交叉的方向上(即，在x方向上)延伸。因此，如图4所示，在邻近的两个沟槽22之间的区域中，连接半导体区38从沟槽22中的一个延伸以到达另一个沟槽22。如图1所示，在y方向上间隔开地布置连接半导体区38。如图4所示，连接半导体区38从本体区32的下端延伸到与沟槽22的底部相比更深的深度D1。连接半导体区38在x方向上在从本体区32的下端到深度D1的整个深度范围中延伸。连接半导体区38与底部半导体区36接触。连接半导体区38在其底表面和侧表面与漂移区34接触。连接半导体区38的p型杂质浓度低于本体接触区31的p 型杂质浓度和本体区32的p型杂质浓度。
如上所述，多个本体接触区31、本体区32、多个连接半导体区 38、和多个底部半导体区36是彼此连接的p型区。在本说明书中，沿半导体衬底12的上表面12a在水平方向上(x方向和y方向)上分布的p型区是本体区32。其中每个从本体区32向上突出以到达上表面12a的p型区是本体接触区31。其中每个刚好位于沟槽22的底表面的下面(紧贴在下面)的p型区是底部半导体区36。其中每个从本体区 32向下突出以便与底部半导体区36连续的p型区是连接半导体区38。
接下来，将会描述该MOSFET 10的操作。当使用MOSFET 10时，串联地连接MOSFET10、负载(例如，电动机)、和电源。电源电压 (在这个实施例中大约是800V)施加到MOSFET10和负载的串联电路。在使得在MOSFET中漏极侧(下部电极72)变得在电位上高于源极侧(上部电极70)的方向上施加电源电压。当将栅极导通电位(高于栅极阈值的电位)施加到栅极电极26时，在本体区32中在接触侧绝缘膜24b的范围中形成沟道(反型层)，使得MOSFET10导通。当将栅极关断电位(低于或等于栅极阈值的电位)施加到栅极电极26时，沟道消失，使得MOSFET 10截止。在下文中，将会详细地描述当 MOSFET 10截止和导通时的MOSFET 10的操作。
当MOSFET 10截止时，栅极电极26的电位从栅极导通电位降低到栅极关断电位。然后，沟道消失，并且下部电极72的电位增加。下部电极72的电位增加到高于上部电极70的电位电源电压(即，大约 800V)的电位。底部半导体区36经由连接半导体区38、本体区32、和本体接触区31连接到上部电极70。因此，在其间下部电极72的电位增加的时段中，底部半导体区36的电位固定在大体上等于上部电极 70的电位(即，在电位接近于0V处)的电位。随着下部电极72的电位的增长，漏极区35和漂移区34的电位也增长。当漂移区34的电位增长时，在本体区32和漂移区34之间出现电位差。因此，将反向电压施加到在本体区32和漂移区34之间的界面处的p-n结。因此，耗尽层从本体区32延伸到漂移层34中。此外，当漂移区34的电位增长时，在底部半导体区36和漂移区34之间出现电位差。因此，将反向电压施加到在底部半导体区36中的每个和漂移区34之间的界面处的p-n 结。因此，耗尽层从底部半导体区36中的每个延伸到漂移层34中。通过耗尽层以这种方式延伸到漂移区34，抑制漂移区34中的电场聚焦。具体地，通过从底部半导体区36延伸的耗尽层，抑制沟槽22的底表面附近的电场聚焦。
如果在连接半导体区38中存在大量晶体缺陷，则在MOSFET 10 截止时泄漏电流经由连接半导体区38流动。如稍后将会详细描述的，在这个实施例中，由于通过高温离子注入形成连接半导体区38，所以连接半导体区38中的晶体缺陷的数量是小的。因此，当MOSFET10 截止时，泄漏电流很难流动。
当MOSFET 10导通时，栅极电极26的电位从栅极关断电位增加到栅极导通电位。然后，在本体区32中，电子被吸引到接触侧绝缘膜 24b的区域。因此，本体区32中的区域从p型反转到n型，使得沟槽被形成。通过这些沟槽，源极区32和漂移区34彼此连接。结果，降低了漂移区34、漏极区35、和下部电极72的电位。当漂移区34的电位降低时，施加到本体区32和漂移区34之间的界面处的p-n结的反向电压降低。因此，从本体区32延伸到漂移区34中的耗尽层朝向本体区32收缩。因此，当漂移区34的电位降低时，施加到底部半导体区 36中的每个和漂移区34之间的界面处的p-n结的反向电压降低。因此，从底部半导体区36中的每个延伸到漂移区34中的耗尽层朝向对应的底部半导体区36收缩。通过以这种方式收缩延伸到漂移区34的耗尽层，漂移区34中的电阻降低。因此，电子从上部电极70经由源极区 30、沟道、漂移区34、和漏极区35流动到下部电极72中。也就是， MOSFET 10导通。
在MOSFET 10中，由包括本体接触区31、本体区32、连接半导体区38、和底部半导体区36的p型区以及包括漂移区34和漏极区35 的n型区形成p-n二极管。由于外部电路的操作，所以存在其中上部电极70的电位变得高于下部电极72的电位的情况。在这个情况下，电流通过p-n二极管流动。随着在p型区和n型区之间的界面处的p-n结的面积变得更大，p-n二极管的正向电压降变得更小。如果不存在连接半导体区38，则仅在本体区32和漂移区34之间的界面将会用作为p-n 二极管的p-n结。相反地，在这个实施例中，提供了从本体区32向下突出的连接半导体区38。因此，连接半导体区38的底表面和侧表面也用作为p-n二极管的p-n结。因此，在这个实施例中，p-n结的面积大，并且因此，p-n二极管的正向电压小。另外，在这个实施例中，连接半导体区38的p型杂质浓度低于本体接触区31的p型杂质浓度和本体区32的p型杂质浓度。因此，由于使形成p-n结的p型区(即，连接半导体区38)的p型杂质浓度低，所以可以进一步使p-n二极管的正向电压降更小。由于以这种方式p-n二极管的正向电压降小，所以当电流流过p-n二极管时导致的损失小。
即使在其中仅在如JP 2015-118966 A中描述的栅极绝缘层附近布置连接半导体区(连接底部半导体区和本体区的p型区)的情况下，连接半导体区和漂移区之间的界面用作为p-n二极管的p-n结。然而，在这个情况下，与本实施例的情况(即，其中连接半导体区从沟槽中的一个延伸到其它沟槽的情况)进行比较，在连接半导体区和漂移区之间的界面处的p-n结的面积小。根据这个实施例的构造，与JP 2015-118966A的构造进行比较，能够使p-n二极管的p-n结的面积进一步更大，并且因此，能够使p-n结的正向电压降进一步更小。
接下来，参考图5至图11，将会描述制造MOSFET 10的方法。图5至图11示出在用于MOSFET 10的制造过程中的半导体衬底的部分。在图5至图11中，在右侧上的截面是其中没有布置连接半导体区 38的部分的截面(与图3对应的部分的截面)的同时，在左侧上的部分是其中布置连接半导体区38的部分的截面(与图4对应的部分的截面)。
首先，如图5所示，制备包括漏极区35、漂移区34、和本体区 32的半导体衬底12x(如MOSFET 10的材料的半导体衬底)。半导体衬底12x由SiC制成。漂移区34是在漏极区35上通过外延生长形成的区。本体区32是在漂移区34上通过外延生长或离子注入形成的区。
然后，如图6所示，在半导体衬底12x的上表面12a上形成掩膜 80。掩膜80由具有高热阻的材料(例如，氧化硅)制成。然后，通过图案化掩膜80，通过掩膜80形成开口82。在其中将要形成连接半导体区38的部分的上方布置开口82。
然后，如图7所示，经由掩膜80朝向半导体衬底12x的上表面 12a发射p型杂质。因此，以其中在大约150℃下加热半导体衬底12x 的状态下发射p型杂质(执行所谓的高温离子注入)。通过开口82，将p型杂质注入到半导体衬底12x中。在覆盖有掩膜80的区域中，由掩膜80防止了到半导体衬底12x中的p型杂质的注入。因此，在变化发射能量(辐照能量)的同时多次发射p型杂质，从而在从浅的位置到相对深的位置的宽范围内注入p型杂质。结果，如图7所示，形成本体接触区31和连接半导体区38。本体接触区31被形成以便将其在半导体衬底12x的上表面12a处露出。在浅范围中，通过以高浓度注入p型杂质形成具有高p型杂质浓度的本体接触区31，而在深范围中，通过以低浓度注入p型杂质形成具有低p型杂质浓度的连接半导体区 38。由于通过高温离子注入形成连接半导体区38和本体接触区31，所以在这些区域中几乎不会出现晶体缺陷。因此，能够形成具有低晶体缺陷密度的连接半导体区38和本体接触区31。
然后，如图8所示，通过将n型杂质注入到半导体衬底12x的上表面12a中形成源极区30。虽然也将n型杂质注入到本体接触区31中，但由于本体接触区31的p型杂质浓度是高的，所以在本体接触区31 中没有形成源极区30。可以在用于形成连接半导体区38和本体接触区 31的p型杂质注入之前实施用于形成源极区30的n型杂质注入(图7)。
然后，如图9所示，通过选择性地蚀刻半导体衬底12x的上表面 12a形成沟槽22。其中，沟槽22中的每个被形成为通过本体区32延伸。沟槽22中被形成为使得当从半导体衬底12X的上表面12a观看时，每个沟槽22与连接半导体区38和本体接触区31交叉。在不具有连接半导体区38的区域中，沟槽22的下端位于漂移区34中，而在具有连接半导体区38的区域中，沟槽22的下端位于连接半导体区38中(更具体地说，在连接半导体区38的下端附近)。
然后，如图10所示，通过在沟槽22的底表面处注入p型杂质，形成底部半导体区36。底部半导体区36连接到连接半导体区38。
然后，通过低压化学气相沉积(LP-CVD)等，在沟槽22中嵌入氧化硅，并且其后，蚀刻氧化硅。结果，如图11所示，形成底部绝缘层24a。其后，通过传统的已知方法形成侧绝缘膜24b、栅极电极26、层间绝缘膜28、上部电极70、下部电极72等，并且因此完成图1至图4中示出的MOSFET 10。
根据这个方法，由于能够通过高温离子注入形成连接半导体区38，所以能够使连接半导体区38中的晶体缺陷密度小。在如JP 2015-118966A所述仅在栅极绝缘层附近布置连接半导体区(连接底部半导体区和本体区的p型区)的情况下，能够通过在相对于半导体衬底倾斜的方向上发射p型杂质形成连接半导体区，以便在沟槽的侧表面注入p型杂质。在这个情况下，由于仅在沟槽的侧表面的部分处需要注入p型杂质，所以必须在沟槽的侧表面处形成图案化的掩膜。由于沟槽的宽度极小，所以必须使用有机材料(例如，光致抗蚀剂)作为掩膜，以便在沟槽的侧表面处图案化掩膜。由于有机材料的热阻抗低，所以不能够在高温下实施沟槽的侧表面处的离子注入。因此，需要在相对低的温度(例如，室温)下实施离子注入。在室温离子注入中，在连接半导体区中导致了大量的离子缺陷。因此，当MOSFET截止时，泄漏电流趋于经由连接半导体区流动。相反地，在这个实施例的制造方法中，由于通过离子注入到半导体衬底12x的上表面12a中形成连接半导体区38，所以能够使用由具有高热阻的无机材料制成的掩膜80。因此，可以通过高温离子注入形成连接半导体区38，并且因此，在连接半导体区38中形成的晶体缺陷的数量小。结果，根据这个方法，能够制造其中几乎不发生泄漏电流的MOSFET 10。
根据这个制造方法，能够使用相同的掩膜80，通过离子注入形成连接半导体区38和本体接触区31。因此，能够高效地制造MOSFET 10。
当通过在上述制造方法中的高温离子注入形成连接半导体区38 时，可以通过在另一个制造方法中嵌入外延生长形成连接半导体区38。
在以上实施例中，连接半导体区38的p型杂质浓度低于本体接触区31的p型杂质浓度。然而，连接半导体区38的p型杂质浓度可以大体上等于本体接触区31的p型杂质浓度。在这个情况下，连接半导体区38的p型杂质浓度能够被设定为1×1019原子/cm3或者更多。利用这个构造，能够防止发生其中当MOSFET 10截止时整个连接半导体区38耗尽的情况。因此，当MOSFET 10截止时，等电位线趋于水平地从沟槽22的下部部分延伸到连接半导体区38的下部部分，并且因此，抑制电场浓度。因此，MOSFET 10的击穿电压进一步提高。
连接半导体区38在短侧方向上(y方向上)的宽度能够被设定为 1.0μm或更多。利用这个构造，能够防止发生其中当MOSFET 10截止时整个连接半导体区38耗尽的情况。因此，当MOSFET 10截止时，等电位线趋于水平地从沟槽22的下部部分延伸到连接半导体区38的下部部分，并且因此，抑制电场浓度。因此，MOSFET 10的击穿电压进一步提高。
尽管在以上实施例中已经描述n型沟道MOSFET，在本说明书中公开的技术可以被应用到p沟道MOSFET。能够通过用p型区替换以上实施例中的n型区并且用n型区替换以上实施例中的p型区来形成p 沟道MOSFET。
在实施例中的源极区30是根据本发明的“第一半导体区”的示例。在实施例中的漂移区34是根据本发明的“第二半导体区”的示例。
以下列出在本说明书中公开的技术元件。以下技术元件是独立于彼此而有用的。
在本说明书中通过示例的方式公开的开关器件包括多个连接半导体区。在第一沟槽和第二沟槽的纵向方式上间隔开地布置连接半导体区。
利用这个构造，底部半导体区的电位为更稳定。另外，由于开关器件中包括的p-n二极管的p-n结的面积增加，所以进一步使p-n二极管的正向电压降更小。
在本说明书中通过示例的方式公开的开关器件进一步包括在半导体衬底的上表面上布置的上部电极。半导体衬底进一步包括本体接触区。本体接触区是在连接半导体区上方布置的、与上部电极接触的、并且与本体区连接的第二导电类型的区。
利用这个构造，本体区能够经由本体接触区连接到上部电极。另外，由于在连接半导体区的上方布置本体接触区，所以当制造开关器件时，能够通过使用与用于形成连接半导体区的掩膜相同的掩膜(也就是，使用在形成连接半导体区中使用的掩膜)实施杂质注入来形成本体接触区。能够高效地地形成连接半导体区和本体接触区。
在本说明书中通过示例的方式公开的构造中，连接半导体区的第二导电类型杂质浓度低于本体接触区的第二导电类型杂质浓度。
利用这个构造，能够使在开关器件中包括的p-n二极管的正向电压降进一步更小。
在本说明书中通过示例的方式公开的制造方法包括通过经由与用于形成连接半导体区的掩膜相同的掩膜(即，经由在形成连接半导体区中使用的掩膜)将第二导电类型杂质注入到半导体衬底的上表面中，形成第二导电类型的本体接触区，本体接触区布置在连接半导体区上方，露出在半导体衬底的上表面处，并连接到本体区；以及在半导体衬底的上表面上形成上部电极，上部电极接触本体接触区。
利用这个构造，能够通过使用与用于形成连接半导体区的掩膜相同的掩膜来实施离子注入，形成本体接触区。能够高效地地形成连接半导体区和本体接触区。
虽然已经详细地描述本发明的具体示例，但是这些示例仅仅是出于说明性目的，并且因此没有限制本发明的范围。在不偏离本发明的范围的情况下，可以对以上描述的具体示例进行各种修改和变化。在本说明书中或本附图中描述的技术元件以单独形式或各种组合形式展示技术的实用性，并且没有限于上述的具体示例中叙述的组合。在本说明书中或在附图中描述的技术同时实现多个目的并且通过实现目的的任何一个具有技术实用性。

Claims (8)

1.一种开关器件，其特征在于包括：
半导体衬底；
第一沟槽，所述第一沟槽被设置在所述半导体衬底的上表面中；
第二沟槽，所述第二沟槽被设置在所述半导体衬底的所述上表面中，并且所述第二沟槽与所述第一沟槽间隔开地布置；
栅极绝缘层，所述栅极绝缘层中的每个栅极绝缘层覆盖所述第一沟槽和所述第二沟槽中的对应一个沟槽的内表面；以及
栅极电极，所述栅极电极中的每个栅极电极被布置在所述第一沟槽和所述第二沟槽中的对应一个沟槽中，并且被通过所述栅极绝缘层中的对应一个栅极绝缘层来与所述半导体衬底绝缘，
其中，所述半导体衬底包括：
第一导电类型的第一半导体区，所述第一半导体区被布置在所述第一沟槽和所述第二沟槽之间，并且经由所述栅极绝缘层来面对所述第一沟槽和所述第二沟槽中的所述栅极电极，
第二导电类型的本体区，所述本体区从下侧来接触所述第一半导体区，并且经由所述栅极绝缘层来面对所述第一沟槽和所述第二沟槽中的所述栅极电极，
所述第一导电类型的第二半导体区，所述第二半导体区从下侧来接触所述本体区，所述第二半导体区通过所述本体区来与所述第一半导体区分离开，并且所述第二半导体区经由所述栅极绝缘层来面对所述第一沟槽和所述第二沟槽中的所述栅极电极，
所述第二导电类型的第一底部半导体区，所述第一底部半导体区被布置在延伸到所述第一沟槽的底表面的区域中，所述第一底部半导体区接触所述第二半导体区，
所述第二导电类型的第二底部半导体区，所述第二底部半导体区被布置在延伸到所述第二沟槽的底表面的区域中，所述第二底部半导体区接触所述第二半导体区，以及
所述第二导电类型的连接半导体区，所述连接半导体区被设置在所述本体区下方的区域的一部分处，所述连接半导体区在从所述本体区的下端的深度到所述第一沟槽和所述第二沟槽的所述底表面的深度的深度范围中从所述第一沟槽延伸以到达所述第二沟槽，所述连接半导体区接触所述第二半导体区，并且所述连接半导体区被连接到所述本体区、所述第一底部半导体区以及所述第二底部半导体区。
2.根据权利要求1所述的开关器件，其特征在于，
所述半导体衬底包括多个所述连接半导体区，并且
在所述第一沟槽和所述第二沟槽的纵向方向上来间隔开地布置所述连接半导体区。
3.根据权利要求1或2所述的开关器件，其特征在于进一步包括：
上部电极，所述上部电极被布置在所述半导体衬底的所述上表面上，
其中，
所述半导体衬底进一步包括所述第二导电类型的本体接触区，所述本体接触区被布置在所述连接半导体区的上方、接触所述上部电极、并且被连接到所述本体区。
4.根据权利要求3所述的开关器件，其特征在于，
所述连接半导体区的第二导电类型杂质浓度低于所述本体接触区的第二导电类型杂质浓度。
5.一种制造开关器件的方法，其特征在于包括：
准备半导体衬底，所述半导体衬底包括第一导电类型的第二半导体区和第二导电类型的本体区，所述本体区从上侧来接触所述第二半导体区，并且在所述半导体衬底的上表面处露出所述本体区；
通过经由掩膜将第二导电类型杂质注入到所述半导体衬底的所述上表面之中，来形成所述第二导电类型的连接半导体区，所述连接半导体区从所述本体区向下突出；
在所述半导体衬底的所述上表面中形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽延伸穿过所述本体区以到达所述第二半导体区，并且当从所述半导体衬底的所述上表面观看时，所述第一沟槽和所述第二沟槽延伸以与所述连接半导体区交叉；
通过在所述第一沟槽的底表面处注入所述第二导电类型杂质，来形成所述第二导电类型的第一底部半导体区，所述第一底部半导体区被连接到所述连接半导体区，并且通过在所述第二沟槽的底表面处注入所述第二导电类型杂质，来形成所述第二导电类型的第二底部半导体区，所述第二底部半导体区被连接到所述连接半导体区；以及
使用所述半导体衬底来完成所述开关器件，其中，所述开关器件包括：
栅极绝缘层，所述栅极绝缘层中的每个栅极绝缘层覆盖所述第一沟槽和所述第二沟槽中的对应一个沟槽的内表面；
栅极电极，所述栅极电极中的每个栅极电极被布置在所述第一沟槽和所述第二沟槽中的对应一个沟槽中，并且通过所述栅极绝缘层中的对应一个栅极绝缘层来与所述半导体衬底绝缘；以及
所述第一导电类型的第一半导体区，所述第一半导体区被设置在所述第一沟槽和所述第二沟槽之间，所述第一半导体区从所述上侧来接触所述本体区，所述第一半导体区通过所述本体区来与所述第二半导体区分离开，并且所述第一半导体区经由所述栅极绝缘层来面对所述第一沟槽和所述第二沟槽中的所述栅极电极。
6.根据权利要求5所述的方法，其特征在于，
在所述半导体衬底被加热的状态下，通过经由所述掩膜将所述第二导电类型杂质注入到所述半导体衬底的所述上表面之中，来形成所述连接半导体区。
7.根据权利要求5或6所述的方法，其特征在于进一步包括：
通过经由在形成所述连接半导体区中使用的所述掩膜，将所述第二导电类型杂质注入到所述半导体衬底的所述上表面之中，来形成所述第二导电类型的本体接触区，所述本体接触区被布置在所述连接半导体区的上方，在所述半导体衬底的所述上表面处露出所述本体接触区，并且所述本体接触区被连接到所述本体区；以及
在所述半导体衬底的所述上表面上形成上部电极，所述上部电极接触所述本体接触区。
8.根据权利要求7所述的方法，其特征在于，
在所述半导体衬底被加热的状态下，通过经由所述掩膜将所述第二导电类型杂质注入到所述半导体衬底的所述上表面之中，来形成所述本体接触区。
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