CN102844867A - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

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Abstract

一种SiC器件包括反型MOSFET，其具有：按照顺序叠置的衬底（1）、漂移层（2）以及基底区域（3）；基底区域（3）的上部中的源极和接触区域（4、5）；穿透源极和基底区域（4、3）的沟槽（6）；沟槽（6）中的栅极绝缘膜（8）上的栅电极（9）；与源极和基底区域（4、3）耦合的源电极（11）；衬底（1）的背面上的漏电极（13）；以及多个深层（10），所述深层位于漂移层（2）的上部中、比沟槽（6）更深、并且在与沟槽的纵向方向交叉的方向上延伸。每个深层（10）在深度方向上具有杂质浓度分布，并且在施加栅电压时，在沟槽侧上的深层（10）的一部分中提供反型层。

Description

碳化硅半导体器件及其制造方法
相关申请的交叉引用
本申请基于2011年2月11日递交的日本专利申请号2011-27997，通过引用将其公开内容并入本文中。
技术领域
本公开内容涉及具有沟槽栅极型MOSFET的碳化硅半导体器件，以及一种用于制造具有沟槽栅极型MOSFET的碳化硅半导体器件的方法。
背景技术
在SiC半导体器件中，增加沟道密度对于提供更大的电流是有效的。因此，已经采用了具有沟槽栅极结构的MOSFET并且已经将其投入硅晶体管的实际使用当中。不用说，可以将这种沟槽栅极结构应用于SiC半导体器件。然而，当将其应用于SiC时会发生严重的问题。具体而言，SiC具有十倍于硅的击穿场强，因而在施加大约十倍于硅器件的电压时使用SiC半导体器件。结果，十倍于硅器件的电场被施加到SiC中的沟槽中形成的栅极绝缘膜，并且在沟槽的角落处栅极绝缘膜容易被击穿。
为了克服这个问题，专利文献1提出了一种SiC半导体器件，其在p型基底区域之下具有p型深层，所述p型深层以条状图案形成并且跨越构成沟槽栅极结构的沟槽。在这种SiC半导体器件中，通过从每个p型深层朝向n-型漂移层延伸耗尽层来防止施加高压给栅极绝缘膜，可以减轻栅极绝缘膜中的电场集中并且由此可以防止栅极绝缘膜被击穿。
尽管如专利文献1所述配备有p型深层的结构对于防止电场集中到栅极绝缘膜是有效的，但是p型深层使电流路径变窄并且在彼此相邻的两个p型深层之间形成JFET区域，导致导通电阻增加。
引用列表
专利文献
PTL1：日本专利特开平号2009-194065
发明内容
考虑到上述问题，本公开内容的一个目的是提供一种导通态电阻低的具有沟槽栅极型MOSFET的碳化硅半导体器件。本公开内容的另一个目的是提供一种用于制造导通态电阻低的具有沟槽栅极型MOSFET的碳化硅半导体器件的方法。
根据本公开内容的第一方面，一种碳化硅半导体器件包括：具有沟槽栅极结构的反型MOSFET。反型MOSFET包括：具有第一或第二导电类型并且由碳化硅制成的衬底；设置在衬底上的漂移层，具有低于衬底的杂质浓度，具有第一导电类型，并且由碳化硅制成；设置在漂移层上的基底区域，具有第二导电类型，并且由碳化硅制成；设置在基底区域的上部中的源极区域，具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；设置在基底区域的另一上部中的接触区域，具有高于基底层的杂质浓度，具有第二导电类型，并且由碳化硅制成；从源极区域的表面延伸的沟槽穿透基底区域，并且具有第一方向作为纵向方向；设置在沟槽的内壁上的栅极绝缘膜；设置在沟槽中栅极绝缘膜上的栅电极；与源极区域电耦合并且经由接触区域与基底区域电耦合的源电极；以及设置在衬底的背侧上的漏电极。反型MOSFET被配置为经由源极区域、反型沟道区域和漂移层使电流在源电极和漏电极之间流动。通过控制施加到栅电极的栅电压在位于沟槽一侧上的基底区域的一部分中提供反型沟道区域。反型MOSFET还包括：具有第二导电类型的多个深层。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在位于沟槽侧上的深层的一部分中提供反型层。
在上述器件中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
根据本公开内容的第二方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中衬底由碳化硅制成并且具有第一或第二导电类型，漂移层由碳化硅制成，具有第一导电类型，并且具有低于衬底的杂质浓度；在漂移层的表面上形成第一掩膜板之后通过该第一掩膜板在漂移层的表面上注入离子而在漂移层的表面部分中形成具有第二导电类型的多个深层；在深层和漂移层上形成具有第二导电类型并且由碳化硅制成的基底区域；通过在基底区域的表面上注入第一导电类型杂质在基底区域的表面部分中形成源极区域，其中源极区域具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；通过在基底区域的表面上注入第二导电类型杂质而在基底区域的另一表面部分中形成接触区域，其中接触区域具有高于基底区域的杂质浓度，具有第二导电类型，并且由碳化硅制成；在源极区域的表面上形成沟槽以穿透基底区域并且到达漂移层，其中沟槽比每个深层浅并且具有第一方向作为纵向方向；在沟槽的内壁上形成栅极绝缘膜；在沟槽中栅极绝缘膜上形成栅电极；形成将要与源极区域电耦合并且将要经由接触区域与基底区域耦合的源电极；并且在衬底的背侧上形成漏电极。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在位于沟槽侧上的深层的一部分中提供反型层。
在上述方法中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
根据本公开内容的第三方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中衬底由碳化硅制成并且具有第一或第二导电类型，漂移层由碳化硅制成，具有第一导电类型，并且具有低于衬底的杂质浓度；通过外延生长方法在漂移层的表面上形成第二导电类型膜；在第二导电类型膜的表面上形成第一掩膜板之后通过第一掩膜板在第二导电类型膜的表面上注入离子，从而将第二导电类型膜分成多个部分，每个部分提供相应的深层，并且多个深层之间第二导电类型膜的注入部分提供漂移层；在深层和漂移层上形成具有第二导电类型并且由碳化硅制成的基底区域；通过在基底区域的表面上注入第一导电类型杂质在基底区域的表面部分中形成源极区域，其中源极区域具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；通过在基底区域的表面上注入第二导电类型杂质而在基底区域的另一表面部分中形成接触区域，其中接触区域具有高于基底区域的杂质浓度，具有第二导电类型，并且由碳化硅制成；在源极区域的表面上形成沟槽以穿透基底区域并且到达漂移层，其中沟槽比每个深层浅并且具有第一方向作为纵向方向；在沟槽的内壁上形成栅极绝缘膜；在沟槽中栅极绝缘膜上形成栅电极；形成将要与源极区域电耦合并且将要经由接触区域与基底区域耦合的源电极；并且在衬底的背侧上形成漏电极。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在位于沟槽侧上的深层的一部分中提供反型层。
在上述方法中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
附图说明
从以下参照附图进行的具体说明，本公开内容的上述和其他目的、特征和优点将变得更加显而易见。在附图中：
图1是根据第一实施例的具有反型沟槽栅极结构的MOSFET的透视剖面图；
图2A是沿着图1的线IIA-IIA截取的剖面图；
图2B是沿着图1的线IIB-IIB截取的剖面图；
图2C是沿着图1的线IIC-IIC截取的剖面图；
图2D是沿着图1的线IID-IID截取的剖面图；
图3是从其删去了栅极氧化物膜、栅电极等示出的沟槽栅极结构中的沟槽附近的局部透视剖面图；
图4A是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图4B是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图4C是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图4D是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图4E是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图4F是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图5A是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图5B是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图5C是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图5D是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图5E是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图5F是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图6是根据第二实施例的SiC半导体器件的透视剖面图；
图7A是与图6中的xz平面平行沿着线VIIA-VIIA截取的剖面图；
图7B是与图6中的yz平面平行沿着线VIIB-VIIB截取的剖面图；
图8是根据第三实施例的SiC半导体器件的透视剖面图；
图9A是与图8中的xz平面平行沿着线IXA-IXA截取的剖面图；
图9B是与图8中的yz平面平行沿着线IXB-IXB截取的剖面图；
图10是根据第四实施例的SiC半导体器件的透视剖面图；
图11A是与图10中的xz平面平行沿着线XIA-XIA截取的剖面图；
图11B是与图10中的yz平面平行沿着线XIB-XIB截取的剖面图；
图12是根据第五实施例的SiC半导体器件的透视剖面图；
图13A是与图12中的xz平面平行沿着线XIIIA-XIIIA截取的剖面图；
图13B是与图12中的yz平面平行沿着线XIIIB-XIIIB截取的剖面图；
图14是根据第六实施例的SiC半导体器件的透视剖面图；
图15A是与图14中的xz平面平行沿着线XVA-XVA截取的剖面图；
图15B是与图14中的yz平面平行沿着线XVB-XVB截取的剖面图；
图16是根据第七实施例的SiC半导体器件的透视剖面图；
图17A是与图16中的xz平面平行沿着线XVIIA-XVIIA截取的剖面图；
图17B是与图16中的yz平面平行沿着线XVIIB-XVIIB截取的剖面图；
图18A是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图18B是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图18C是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图18D是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图18E是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图18F是示出图16中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图19A是示出图18A、18C和18E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图19B是示出图18B、18D和18F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图19C是示出图18A、18C和18E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图19D是示出图18B、18D和18F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图19E是示出图18A、18C和18E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIA-XVIIA截取的MOSFET的剖面图；
图19F是示出图18B、18D和18F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图16中的线XVIIB-XVIIB截取的MOSFET的剖面图；
图20是根据第八实施例的SiC半导体器件的透视剖面图；
图21A是与图20中的xz平面平行沿着线XXIA-XXIA截取的剖面图；
图21B是与图20中的yz平面平行沿着线XXIB-XXIB截取的剖面图；
图22A是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图22B是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图22C是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图22D是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图22E是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图22F是根据第九实施例示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图23A是示出图22A、22C和22E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图23B是示出图22B、22D和22F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图23C是示出图22A、22C和22E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图23D是示出图22B、22D和22F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图23E是示出图22A、22C和22E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的剖面图；
图23F是示出图22B、22D和22F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的剖面图；
图24A是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；
图24B是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图；
图24C是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；
图24D是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图；
图24E是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；
图24F是根据第十实施例示出图20中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图；
图25A是示出图24A、24C和24E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；
图25B是示出图24B、24D和24F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图；
图25C是示出图24A、24C和24E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；
图25D是示出图24B、24D和24F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图；
图25E是示出图24A、24C和24E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIA-XXIA截取的MOSFET的剖面图；以及
图25F是示出图24B、24D和24F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图20中的线XXIB-XXIB截取的MOSFET的剖面图。
具体实施方式
（第一实施例）
接下来将介绍第一实施例。这里，将介绍一种具有反型沟槽栅极结构的MOSFET作为SiC半导体器件配备的元件。
图1是根据本实施例的具有沟槽栅极结构的MOSFET的透视剖面图。该图对应于MOSFET的一个单元。尽管在该图仅示出了MOSFET的一个单元，但是具有与图1的MOSFET的结构相类似结构的两列或多列MOSFET被彼此相邻地设置。图2A到2D是图1的MOSFET的剖面图。图2A是与图1中的xz平面平行沿着线IIA-IIA截取的图1的剖面图；图2B是与图1中的xz平面平行沿着线IIB-IIB截取的剖面图；图2C是与图1中的yz平面平行沿着线IIC-IIC截取的图1的剖面图；而图2D是与图1中的yz平面平行沿着线IID-IID截取的剖面图。
在图1和图2A到2D所示的MOSFET中，使用SiC制成的n+型衬底1作为半导体衬底。n+型衬底1具有例如1.0x1019/cm3的n型杂质（诸如磷）浓度以及大约300微米的厚度。n+型衬底1在其表面中具有n-型漂移层2，其具有例如从3.0x1015/cm3到7.0x1015/cm3的n型杂质（诸如磷）浓度以及从大约10到15微米的厚度，并且由SiC制成。n-型漂移层2的杂质浓度在深度方向上可以是均匀的，但是优选具有梯度浓度分布，在所述梯度浓度分布中，n-型漂移层2在n+型衬底1一侧的一部分的浓度高于n-型漂移层2在远离n+型衬底1一侧的一部分的浓度。例如，建议使n-型漂移层2从n+型衬底1的表面到距其大约3到5微米的范围内的一部分的杂质浓度比另一部分高大约2.0x1015/cm3。这使得能够减小n-型漂移层2的内部电阻，由此实现导通电阻的降低。
该n-型漂移层2在其表面层部分上具有p型基底区域3，并且该p型基底区域3在其上层部分中具有n+型源极区域4和p+型接触层5。
该p型基底区域3具有例如5.0x1016/cm3到2.0x1019/cm3的p型杂质（诸如硼或铝）浓度以及大约2.0微米的厚度。n+型源极区域4在其表面层中具有例如1.0x1021/cm3的n型杂质（诸如磷）浓度（表面浓度）以及大约0.3微米的厚度。p+型接触层5在其表面层中具有例如1.0x1021/cm3的p型杂质（诸如硼或铝）浓度（表面浓度）以及大约0.3微米的厚度。在之后将介绍的沟槽栅极结构的两侧上设置n+型源极区域4，并且在与沟槽栅极结构相反的一侧上设置p+型接触层5，n+型源极区域4位于它们之间。
具有例如从1.4到2.0微米的宽度以及2.0微米或更大（例如2.4微米）的深度的沟槽6穿透p型基底区域3和n+型源极区域4并且其到达n-型漂移层2。设置p型基底区域3和n+型源极区域4以便与沟槽6的侧表面接触。
沟槽6的内壁表面覆盖有栅极氧化物膜8并且沟槽6填充有栅电极9，该栅电极9包含掺杂的多晶硅，并且形成在栅极氧化物膜8的表面上。通过热氧化沟槽6的内壁表面形成栅极氧化物膜8。栅极氧化物膜8在沟槽6的侧表面上和底部均具有大约100nm的厚度。
沟槽栅极结构具有这种配置。这种沟槽栅极结构以图1中的y方向作为纵向方向而延伸。沿着图1的x方向平行设置两个或多个沟槽栅极结构，由此形成条形图案。n+型源极区域4和p+型接触层5同样沿着沟槽栅极结构的纵向方向延伸。
此外，在n-型漂移层2中在p型基底区域3下方形成在与沟槽栅极结构交叉的方向上延伸的p型深层10。在本实施例中，p型深层10在相对于其中在沟槽栅极结构中形成沟道区域的沟槽6的侧表面的一部分的法线方向（图1中的x方向）上延伸，即，在垂直于沟槽6的纵向方向的方向上延伸。在沟槽6的纵向方向上设置多个这种p型深层10。这种p型深层10被定位在比沟槽6的底部更深的深度。其距n-型漂移层2的表面的深度例如从大约2.6到3.0微米（距p型基底区域3的底部部分的深度例如从0.6到1.0微米）。p型深层10与p型基底区域3接触，从而它被固定到与p型基底区域3相等的电势。
图3是从其删去了栅极氧化物膜8和栅电极9示出的沟槽栅极结构中的沟槽6附近的局部透视剖面图。如图1、图2A到2D以及图3所示，本实施例的p型深层10配有浓度不同的两个区域，即，重掺杂区域10a和轻掺杂区域10b。在本实施例中，p型深层10在深度方向上具有阶梯浓度梯度，这意味着其具有重掺杂区域10a和具有比重掺杂区域的杂质浓度低的轻掺杂区域10b。例如，在重掺杂区域10a中，为了缓和栅极氧化物膜8中的电场集中，由此防止电介质击穿，根据（in expectation of）击穿电压，诸如硼或铝等p型杂质的浓度被设置为例如从1.0x1017/cm3到1.0x1019/cm3。另一方面，在轻掺杂区域10b中，浓度被设置为例如从1.0x1015/cm3到1.0x1017/cm3，当将栅电压施加到栅电极9时在轻掺杂区域10b处在沟槽6周围形成反型层。
在本实施例中，重掺杂区域10a和轻掺杂区域10b之间的边界的深度，换言之，轻掺杂区域10b的底表面的深度位置比沟槽6更深，并且将轻掺杂区域10b设置在从沟槽6的侧表面到底部部分。在本实施例中，位于沟槽6的侧表面和底部部分上的轻掺杂区域10b成为反型层。
n+型源极区域4、p+型接触层5和栅电极9在其表面上具有源电极11和栅极布线（未示出）。源电极11和栅极布线各自包括多个金属（例如，Ni/Al）。它们将要与n型SiC接触的至少一部分（更具体而言，n+型源极区域4以及当掺杂有n时的栅电极9）包括可以与n型SiC形成欧姆接触的金属，并且它们将要与p型SiC接触的至少一部分（更具体而言，p+型接触层5以及当掺杂有p时的栅电极9）包括可以与p型SiC形成欧姆接触的金属。源电极11和栅极布线形成在层间绝缘膜12上，并且因此它们被电性绝缘。通过形成在层间绝缘膜12中的接触孔，源电极11与n+型源极区域4和p+型接触层5电接触，并且栅极布线与栅电极9电接触。
n+型衬底1在其背表面侧上具有电耦合到n+型衬底1的漏电极13。这种结构构成了具有n沟道和反型沟槽栅极结构的MOSFET。
这种具有反型沟槽栅极结构的MOSFET以如下方式工作。
在将栅电压施加到栅电极9之前，在p型基底区域3和p型深层10中均不形成反型层。因此，即使将正电压施加到漏电极13，电子也不能从n+型源极区域4到达p型基底区域3，并且在源电极11和漏电极13之间没有电流流动。
在截止状态（栅电压=0V，漏电压=650V，源电压=0V），当将电压施加到漏电极13时，其成为反向偏置，从而耗尽层从p型基底区域3和n-型漂移层2之间扩展。由于p型基底区域3的杂质浓度高于n-型漂移层2的杂质浓度，因此耗尽层主要朝向n-型漂移层2扩展。例如，在p型基底区域3的杂质浓度比n-型漂移层2的杂质浓度高10倍的情况下，耗尽层朝向p型基底区域3扩展大约0.7微米而朝向n-型漂移层2扩展大约7.0微米。然而，p型基底区域3的厚度被设置为2.0微米，这大于耗尽层的扩展量，因而不会发生穿通。于是，由于耗尽层比漏极为0V的情形扩展得更多并且用作绝缘体的区域进一步扩展，因此电流不在源电极11和漏电极13之间流动。
此外，由于栅电压为0V，因而电场施加在漏极和栅极之间。因此，可能在栅极氧化物膜8的底部出现电场集中。不过，由于提供比沟槽6更深的p型深层10，p型深层10和n-型漂移层2之间的PN结处的耗尽层在很大程度上朝向n-型漂移层2扩展，并且由于漏电压的影响导致的高压并不容易施加到栅极氧化物膜8。特别是当p型深层10的重掺杂区域10a的杂质浓度被设置为高于p型基底区域3的杂质浓度时，耗尽层朝向n-型漂移层2的扩展量进一步增加。这使得能够缓和栅极氧化物膜8中的电场集中，特别是沟槽6的底部处栅极氧化物膜8中的电场集中，并且由此防止栅极氧化物膜8的击穿。
另一方面，在导通状态（栅电压=20V，漏电压=1V，源电压=0V），20V的栅电压被施加到栅电极9，从而在p型基底区域3的与沟槽6接触的表面上形成沟道。从源电极11注入的电子通过n+型源极区域4和p型基底区域3中形成的沟道流到n-型漂移层2。因此，可以在源电极11和漏电极13之间提供电流。
此外，在本实施例中，p型深层10的轻掺杂区域10b的杂质浓度降低了，使得在导通状态中对栅电极9施加栅电压会在轻掺杂区域10b的在沟槽6的侧表面和底部部分上的部分处形成反型层。这使得能够允许通过沟道流动的电流不仅通过n-型漂移层2的位于p型深层10之间的部分流动而且通过轻掺杂区域10b中形成的反型层流动。如图3中的虚线所示，因此在彼此相邻的两个p型深层10之间形成的JFET区域变窄。结果，可以减小JFET电阻并且可以实现导通电阻的减小。
接下来，将要介绍如图1所示具有沟槽栅极结构的MOSFET的制造方法。图4A到4F以及图5A到5F是示出如图1所示具有沟槽栅极结构的MOSFET的制造步骤的剖面图。在图4A到4F以及图5A到5F的每幅图中，在左侧示出了与图1中的xz平面平行沿着线IIB-IIB截取的剖面图（对应于图2B的区域），而在右侧示出了与图1中的yz平面平行沿着线IID-IID截取的剖面图（对应于图2D的区域）。下面将参照这些附图进行说明。
（图4A和4B所示的步骤）
首先，制备具有例如1.0x1019/cm3的n型杂质（诸如磷）浓度以及大约300微米的厚度的n+型衬底1。在n+型衬底1的表面上，通过外延生长形成具有例如从3.0x1015/cm3到7.0x1015/cm3的n型杂质（诸如磷）浓度以及大约15微米的厚度并且由SiC制成的n-型漂移层2。
（图4C和4D所示的步骤）
在n-型漂移层2的表面上形成由LTO等制成的掩膜板20之后，通过光刻在p型深层10的预定形成区域处打开掩膜板20。然后，从掩膜板20上方将p型杂质（诸如硼或铝）注入并且将其激活以形成p型深层10。此时，通过在使用掩膜板20的时候改变硼或铝的浓度以及离子注入能量形成具有例如从1.0x1017/cm3到1.0x1019/cm3的硼或铝浓度的重掺杂区域10a和具有例如从1.0x1015/cm3到1.0x1017/cm3的硼或铝浓度的轻掺杂区域10b。之后，去除掩膜板20。
（图4E和4F所示的步骤）
通过在n-型漂移层2的表面上外延生长p型杂质层形成p型基底区域3，该p型杂质层具有例如从5.0x1015到5.0x1016/cm3的p型杂质（诸如硼或铝）浓度以及大约2.0微米的厚度。
（图5A和5B所示的步骤）
然后，在p型基底区域3上形成由例如LTO制成的掩膜板（未示出）之后，进行光刻以便在n+型源极区域4的预定形成区域处打开掩膜板。之后，注入n型杂质（诸如氮）。
然后，在去除之前使用的掩膜板之后，形成另一掩膜板（未示出）。进行光刻以便在p+型体层5的预定形成区域处打开掩膜板。之后，注入p型杂质（诸如硼或铝）。
之后对由此注入的离子进行激活以形成具有例如1.0x1021/cm3的n型杂质（诸如磷）浓度（表面浓度）以及大约0.3微米的厚度的n+型源极区域4和具有例如大约1.0x1021/cm3的p型杂质（诸如硼或铝）浓度（表面浓度）以及大约0.3微米的厚度的p+型接触层5。之后，去除掩膜板。
（图5C和5D所示的步骤）
在p型基底区域3、n+型源极区域4和p+型接触层5上形成蚀刻掩膜板（其未示出）之后，在沟槽6的预定形成区域处打开蚀刻掩膜板。之后，利用蚀刻掩膜板进行各向异性蚀刻，继之以各向同性蚀刻或者牺牲氧化（如果需要的话）以形成沟槽6。之后，去除蚀刻掩膜板。
（图5E和5F所示的步骤）
执行栅极氧化物膜形成步骤以在衬底的整个表面上（包括沟槽6的内部）形成栅极氧化物膜8。更具体而言，通过利用潮湿气氛的火成（pyrogenic）方法进行栅极氧化（热氧化）来形成栅极氧化物膜8。接着，在例如600摄氏度的温度下在栅极氧化物膜8的表面上形成大约440nm厚的掺杂有n型杂质的多晶硅层，并且之后，执行回刻步骤或类似步骤以便在沟槽6中留下栅极氧化物膜8和栅电极9。
没有示出上述步骤之后的那些步骤，因为它们与常规步骤类似。在形成层间绝缘膜12之后，对层间绝缘膜12进行构图以形成连接到n+型源极区域4或p+型接触层5的接触孔，并且同时，形成在另一剖面上连接到栅电极9的接触孔。接着，在形成电极材料膜以利用其填充接触孔之后，对其进行构图以形成源电极11和栅极布线。在n+型衬底1的背表面侧上形成漏电极13。结果，完成了如图1所示的MOSFET。
在上述制造方法中，可以利用同一掩膜板20形成p型深层10的重掺杂区域10a和轻掺杂区域10b，这使得能够共享掩膜板并且简化SiC半导体器件的制造步骤。
如上所述，在本实施例中，p型深层10的轻掺杂区域10b的杂质浓度降低了，并且在导通状态中对栅电极9施加栅电压时，在轻掺杂区域10b位于沟槽6的侧表面和底部部分上的部分处形成反型层。通过沟道流动的电流因此可以不仅通过n-型漂移层2的位于p型深层10之间的部分流动而且通过轻掺杂区域10b中形成的反型层流动。相应地，可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的减小。
（第二实施例）
接下来将介绍第二实施例。本实施例的SiC半导体器件与第一实施例的不同之处在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图6是根据本实施例的SiC半导体器件的透视剖面图。图7A是与图6中的xz平面平行沿着线VIIA-VIIA截取的剖面图，而图7B是与图6中的yz平面平行沿着线VIIB-VIIB截取的剖面图。
在本实施例中，如图6以及图7A和7B所示，将p型深层10的轻掺杂区域10b的深度制作得比第一实施例中的浅，并且沟槽6的底部与重掺杂区域10a接触。在这种结构中，当将电压施加到栅电极9时，仅在p型深层10的位于沟槽6的侧表面上的轻掺杂区域10b中发生反型，并且在沟槽6的底部部分处不形成反型层。不过，其能够允许电流至少通过位于沟槽6的侧表面上的轻掺杂区域10b中形成的反型层流动。与第一实施例相比，本实施例的结构在有效性方面稍逊一筹，不过可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的减小。
本实施例的SiC半导体器件的制造方法基本上与第一实施例的方法类似。仅仅需要改变在第一实施例中采用的用于形成图4C和4D所示的p型深层10的离子注入条件，并且将重掺杂区域10a扩展到与沟槽6的底部部分相邻的位置。
（第三实施例）
接下来将介绍第三实施例。本实施例的SiC半导体器件与第一实施例的不同之处也在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图8是根据本实施例的SiC半导体器件的透视剖面图。图9A是与图8中的xz平面平行沿着线IXA-IXA截取的剖面图，而图9B是与图8中的yz平面平行沿着线IXB-IXB截取的剖面图。
在本实施例中，如图8以及图9A和9B所示，将p型深层10的下层部分和上层部分形成为轻掺杂区域10b，而将中间层部分形成为重掺杂区域10a。在这种结构中，当将电压施加到栅电极9时，仅在p型深层10的位于沟槽6的侧表面上的轻掺杂区域10b中发生反型，并且在沟槽6的底部部分处不形成反型层。不过，其能够允许电流至少通过位于沟槽6的侧表面上的轻掺杂区域10b中形成的反型层流动。与第一实施例相比，本实施例的结构在有效性方面稍逊一筹，不过可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的减小。
在本实施例的结构中，p型深层10的下层部分用作轻掺杂区域10b，但是由于重掺杂区域10a形成在沟槽6的底部部分处，这一重掺杂区域10a可以缓和位于沟槽6的底部部分处的栅极氧化物膜8中的电场集中。结果，可以实现击穿电压。
本实施例的SiC半导体器件的制造方法也基本上与第一实施例的方法类似。仅仅需要在形成如图4C和4D所示的p型深层10时改变深度方向上的离子注入浓度，由此允许下层部分和上层部分用作轻掺杂区域10b并且允许中间层部分用作重掺杂区域10a。
（第四实施例）
接下来将介绍第四实施例。本实施例的SiC半导体器件与第一实施例的不同之处也在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图10是根据本实施例的SiC半导体器件的透视剖面图。图11A是与图10中的xz平面平行沿着线XIA-XIA截取的剖面图，而图11B是与图10中的yz平面平行沿着线XIB-XIB截取的剖面图。
在如图10和图11A以及11B所示的本实施例的结构中，在p型深层10的深度方向上提供杂质浓度梯度，并且随着p型深层10深度的减小，杂质浓度逐渐变小。即使当采用这种结构时，对栅电极9施加栅电压会导致在p型深层10的位于沟槽6的侧表面或底部部分上的部分处形成反型层。与第一实施例类似，可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻并且因此可以实现导通电阻的减小。而且在本实施例中，当将栅电压施加到栅电极9时，某些时候仅在p型深层10的位于沟槽6的侧表面上的部分中形成反型层，而这取决于p型深层10的杂质浓度梯度。在这种情况下，如第二实施例所介绍的，本实施例的结构在有效性方面比第一实施例稍逊一筹，不过可以实现与第一实施例类似的效果。
具有本实施例的结构的SiC半导体器件的制造方法基本上与第一实施例的方法类似。仅仅需要改变在第一实施例中采用的用于形成图4C和4D所示的p型深层10的离子注入浓度，以便随着深度的减小而逐渐减小离子注入时的杂质剂量。
（第五实施例）
接下来将介绍第五实施例。本实施例的SiC半导体器件与第一实施例的不同之处也在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图12是根据本实施例的SiC半导体器件的透视剖面图。图13A是与图12中的xz平面平行沿着线XIIIA-XIIIA截取的剖面图，而图13B是与图12中的yz平面平行沿着线XIIIB-XIIIB截取的剖面图。
在本实施例中，如图12和图13A以及13B所示，在p型深层10的深度方向上改变p型深层10的宽度。考虑击穿电压来设置位于p型深层10的下层部分处的重掺杂区域10a的宽度，同时将位于上层部分处的轻掺杂区域10b的宽度制作得比重掺杂区域10a的宽度小。当采用这种结构时，与第一实施例相比，可以根据轻掺杂区域10b宽度的减小而依照比例地将n-型漂移层2的宽度制作得较宽，从而即使在当将栅电压施加到栅电极9时将不会成为反型层的区域中也可以使电流路径扩宽。因此，可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的进一步减小。
具有本实施例的结构的SiC半导体器件的制造方法基本上与第一实施例的方法类似，不过在形成图4C和4D所示的p型深层10时，分别在形成开口宽度不同的两个掩膜板20之后进行离子注入。例如，首先，形成在轻掺杂区域10b的预定形成区域中打开的掩膜板20，并且注入p型杂质以形成轻掺杂区域10b。在去除掩膜板20之后，形成在重掺杂区域10a的预定形成区域中打开的另一掩膜板20，并且注入p型杂质以形成重掺杂区域10a。建议是通过以不同的剂量注入p型杂质来形成重掺杂区域10a和轻掺杂区域10b，并且将轻掺杂区域10b中的p型杂质浓度设置为比重掺杂区域10a的低。
（第六实施例）
接下来将介绍第六实施例。本实施例的SiC半导体器件与第一实施例的不同之处也在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图14是根据本实施例的SiC半导体器件的透视剖面图。图15A是与图14中的xz平面平行沿着线XVA-XVA截取的剖面图，而图15B是与图14中的yz平面平行沿着线XVB-XVB截取的剖面图。
在本实施例中，如图14和图15A以及15B所示，如第五实施例那样在p型深层10的深度方向上改变p型深层10的宽度，并且以考虑到击穿电压的宽度来设置位于p型深层10的下层部分处的重掺杂区域10a的底部部分的宽度，且随着从这一位置开始p型基底层10的深度的减小，该宽度逐渐减小。即使采用这种结构，与第一实施例相比，可以根据轻掺杂区域10b宽度的减小而依照比例地将n-型漂移层2的宽度扩宽，从而即使在当将栅电压施加到栅电极9时不会成为反型层的区域中也可以使电流路径扩宽。因此，可以进一步减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的进一步减小。
具有本实施例的结构的SiC半导体器件的制造方法基本上与第一实施例的方法类似。仅仅需要在形成图4C和4D所示的p型深层10时通过利用掩膜板20进行倾斜离子注入来注入p型杂质，由此形成倾斜方向上的p型深层10。
（第七实施例）
接下来将介绍第七实施例。本实施例的SiC半导体器件与第一实施例的不同之处也在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图16是根据本实施例的SiC半导体器件的透视剖面图。图17A是与图16中的xz平面平行沿着线XVIIA-XVIIA截取的剖面图，而图17B是与图16中的yz平面平行沿着线XVIIB-XVIIB截取的剖面图。
在本实施例中，如图16和图17A以及17B所示，p型深层10具有重掺杂区域10a和轻掺杂区域10b的两层结构。同时，在沟槽6的侧表面的至少一部分上不形成轻掺杂区域10b，并且在沟槽6的侧表面上保留n-型漂移层2作为第一导电类型层。
当采用这种结构时，可以通过n-型漂移层2确保沟槽的侧表面的电流流动，而通过反型层的形成可以确保沟槽6的侧表面的一部分或者沟槽6的底部的电流流动。因此，与第一实施例类似，可以进一步减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，并且因此可以实现导通电阻的进一步减小。
在这一实施例中，与第一实施例相比，已经在沟槽6的侧表面上保留n-型漂移层2，并且在沟槽6的侧表面上的n-型漂移层2的下方形成p型深层10。类似的结构也可以应用于第二到第六实施例。
接下来，将介绍本实施例的SiC半导体器件的制造方法。图18A到18F以及19A到19F是示出本实施例的SiC半导体器件的制造步骤的剖面图。在图18A到18F以及19A到19F中的每幅图中，在左侧示出了与图16中的xz平面平行沿着线XVIIA-XVIIA截取的剖面图（对应于图17A的区域），而在右侧示出了与图16中的yz平面平行沿着线XVIIB-XVIIB截取的剖面图（对应于图17B的区域）。根据本实施例的SiC半导体器件的制造方法基本上与第一实施例的类似，因而下面将仅介绍与第一实施例不同的部分。
首先，进行与图4A和4B类似的步骤以通过外延生长在n+型半导体衬底1的表面上形成n-型漂移层2。之后，在图18A和18B所示的步骤中，在n-型漂移层2的表面上形成由LTO或类似物制成的掩膜板20之后，进行光刻以便在p型深层10的预定形成区域中打开轻掺杂区域10b的上层部分。在这一打开动作后，在之后的步骤中将要形成沟槽6的区域以及其周围的区域中掩膜板20保持未打开。通过从掩膜板20上方注入p型杂质（诸如硼或铝）形成轻掺杂区域10b的上层部分。之后，如图18C和18D所示，通过光刻再次对掩膜板20进行构图以打开p型深层10的所有预定形成区域。这意味着甚至是从与之后将要形成沟槽6的区域及其周围的区域对应的地方也要去除掩膜板20。通过从掩膜板20上方注入p型杂质（诸如硼或铝）并且激活这些杂质，形成轻掺杂区域10b的剩余部分以及重掺杂区域10a。之后，在图18E和18F以及图19A到19F所示的步骤中，进行与第一实施例中介绍的图4E和4F以及图5A到5F所示的那些步骤类似的步骤，以制造本实施例的SiC半导体器件。
（第八实施例）
接下来将介绍第八实施例。本实施例的SiC半导体器件的结构与第一实施例的结构相比可以进一步减小导通电阻。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图20是根据本实施例的SiC半导体器件的透视剖面图。图21A是与图20中的xz平面平行沿着线XXIA-XXIA截取的剖面图，而图21B是与图20中的yz平面平行沿着线XXIB-XXIB截取的剖面图。
在本实施例中，如图20和图21A以及21B所示，通过将n-型漂移层2的表面侧上（即，与n+型半导体衬底1相反的一侧上）的n型杂质浓度设置为高来形成电流扩散层2a。提供电流扩散层2a以便加宽导通状态下的电流流动范围，并且电流扩散层2a具有例如从5.0x1016到1.5x1017/cm3的杂质浓度以及具有从0.3到0.7微米的厚度。
具体地讲，在导通状态下将栅电压施加到栅电极9时，在p型基底区域3与沟槽6相邻的表面上形成沟道，并且从源电极11注入的电子从n+型源极区域4流动，通过p型基底区域3上形成的沟道，并且之后到达n-型漂移层2的电流扩散层2a。结果，在低阻电流扩散层2a中电流流动范围变宽，并且电流甚至流到远离沟槽栅极结构的位置，这有助于导通电阻的进一步减小。
由此，包括重掺杂区域10a和轻掺杂区域10b的p型深层10可以配备有电流扩散层2a。这使得能够实现导通电阻的进一步减小。
具有本实施例的结构的SiC半导体器件的制造方法基本上与第一实施例的方法类似。仅仅需要通过在图4A和4B所示的n-型漂移层2的形成步骤的最后阶段增加在生长n-型漂移层2时将要掺杂的杂质浓度来形成电流扩散层2a。
这里，介绍了具有第一实施例的结构并且进一步配备有电流扩散层2a的SiC半导体器件，但是具有第二到第七实施例的结构的SiC半导体器件也可以配备有电流扩散层2a。而且在这种情况下，仅仅需要通过在n-型漂移层2的形成步骤的最后阶段增加在外延生长n-型漂移层2时将要掺杂的杂质浓度来形成电流扩散层2a。
（第九实施例）
接下来将介绍第九实施例。在本实施例中，将介绍具有第一实施例的结构的SiC半导体器件的制造方法，该方法不同于第一实施例中采用的方法。
图22A到22F以及23A到23F是示出根据本实施例的SiC半导体器件的制造步骤的剖面图。在图22A到22F以及23A到23F中的每幅图中，在左侧示出了与图1中的xz平面平行沿着线IIB-IIB截取的剖面图（对应于图2B的区域），而在右侧示出了与图1中的yz平面平行沿着线IID-IID截取的剖面图（对应于图2D的区域）。下面将参照这些附图介绍本实施例的SiC半导体器件的制造方法。
在图22A和22B所示的步骤中，在n+型衬底1的表面上通过外延生长形成n-型漂移层2之后，在n-型漂移层2的表面上通过外延生长相继地形成p型深层10，更具体地是，重掺杂区域10a和轻掺杂区域10b。之后，在图22C和22D所示的步骤中，放置掩膜板21并且通过这个掩膜板注入n型杂质（诸如氮）以部分地将p型深层10转换成n型SiC，由此形成n-型漂移层2的夹置在彼此相邻的两个p型深层10之间的区域。之后，在图22E和22F以及图23A到23F所示的步骤中，进行与第一实施例中介绍的图4E和4F以及图5A到5F所示的那些步骤类似的步骤，以制造具有与第一实施例类似结构的SiC半导体器件。
由此，可以在形成p型深层10之后形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域。根据这种制造方法，可以通过外延生长而非通过离子注入形成p型深层10，从而可以将重掺杂区域10a形成为具有较高杂质浓度的区域，或者可以形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域作为浓度比位于p型深层10下方的区域更高的区域。
在上面的介绍中，通过形成p型深层10然后形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域来制造具有第一实施例的结构的SiC半导体器件。可以将类似的制造方法应用于具有第二到第八实施例的结构的SiC半导体器件。然而，当如在第一实施例时，p型深层10的宽度在重掺杂区域10a和轻掺杂区域10b之间是变化的，将要用于形成n-型漂移层的掩膜板的开口宽度也应当改变。此外，如在第六实施例中，随着p型深层10深度的降低而减小p型深层10的宽度，通过利用例如各向同性蚀刻使将要用于形成n-型漂移层2的掩膜板的开口部分逐渐缩小。此外，如在第七实施例中，在沟槽6的侧表面上保留n-型漂移层2的一部分，可以将n型杂质注入到该部分中。
（第十实施例）
接下来将介绍第十实施例。在本实施例中，将介绍具有第八实施例的结构的SiC半导体器件的制造方法，该方法不同于第八实施例中采用的方法。
图24A到24F以及图25A到25F是示出本实施例的SiC半导体器件的制造步骤的剖面图。在图24A到24F以及25A到25F中，在左侧示出了与图20中的xz平面平行沿着线XXIA-XXIA截取的剖面图（对应于图21A的区域），而在右侧示出了与图20中的yz平面平行沿着线XXIB-XXIB截取的剖面图（对应于图21B的区域）。将参照这些附图介绍根据本实施例的SiC半导体器件的制造方法。
在图24A和24B所示的步骤中，在n+型衬底1的表面上通过外延生长形成n-型漂移层2之后，在n-型漂移层2的表面上通过外延生长形成p型深层10的重掺杂区域10a，其具有对应于整个p型深层10的厚度。之后，在图24C和24D所示的步骤中，注入n型杂质（诸如氮）以减小p型深层10的上层部分的载流子浓度，由此形成轻掺杂区域10b。此外，放置掩膜板21并且通过其注入n型杂质（诸如氮）以将p型深层10部分地反型成n型SiC，由此形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域，并且同时，形成电流扩散层2a。此时，由于进行了足以使重掺杂区域10a反型成n型区域的离子注入，因此电流扩散层2a具有比n-型漂移层2更高的n型杂质浓度。
之后，如图24E和24F以及图25A到25F所示的步骤，通过进行与第一实施例中介绍的图4E和4F以及图5A到5F所示的那些步骤类似的步骤，可以制造具有与第八实施例类似结构的SiC半导体器件。
由此，可以在形成p型深层10之后形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域或者电流扩散层2a。根据这种制造方法，可以通过外延生长而非通过离子注入形成p型深层10，从而可以将重掺杂区域10a形成为具有较高浓度的区域，或者可以形成n-型漂移层2的夹置在两个相邻p型深层10之间的区域作为浓度比位于p型深层10下方的区域更高的区域。可选择地，自动形成浓度梯度以便形成具有更高浓度的电流扩散层层2a成为了可能。
（另一实施例）
在上述第一和第二实施例中，p型深层10在x方向上延伸，但是每个p型深层10可以是与沟槽6的纵向方向倾斜地交叉或者是在x方向上被划分成两个或多个部分。当p型深层10与沟槽6的纵向方向倾斜地交叉时，为了防止不均匀的等电位分布，优选将p型深层10设置为线对称，以在垂直于沟槽6的纵向方向的方向上延伸的线作为对称线。
在上述实施例中，以n型作为第一导电类型而p型作为第二导电类型的n沟道型MOSFET作为例子进行了介绍。本公开内容也可以应用于p沟道型MOSFET，其中每个组成元件的导电类型被反转过来。此外，在上述介绍中，使用具有沟槽栅极结构的MOSFET。本公开内容也可以应用于具有类似沟槽栅极结构的IGBT。IGBT的结构或制造方法类似于上述实施例，除了衬底1的导电类型从n型变为p型。
在上述实施例中，使用通过热氧化制成的栅极氧化物膜8作为栅极绝缘膜的一个例子。栅极绝缘膜不限于此，其可以包括非热氧化形成的氧化物膜或者是氮化物膜。
上述公开内容具有以下方面。
根据本公开内容的第一方面，碳化硅半导体器件包括：具有沟槽栅极结构的反型MOSFET。反型MOSFET包括：具有第一或第二导电类型并且由碳化硅制成的衬底；设置在衬底上的漂移层，具有低于衬底的杂质浓度，具有第一导电类型，并且由碳化硅制成；设置在漂移层上的基底区域，具有第二导电类型，并且由碳化硅制成；设置在基底区域的上部中的源极区域，具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；设置在基底区域的另一上部中的接触区域，具有高于基底层的杂质浓度，具有第二导电类型，并且由碳化硅制成；从源极区域的表面延伸的沟槽，其穿透基底区域，并且具有第一方向作为纵向方向；设置在沟槽的内壁上的栅极绝缘膜；设置在沟槽中栅极绝缘膜上的栅电极；与源极区域电耦合并且经由接触区域与基底区域电耦合的源电极；以及设置在衬底的背侧上的漏电极。反型MOSFET被配置为经由源极区域、反型沟道区域和漂移层使电流在源电极和漏电极之间流动。通过控制施加到栅电极的栅电压在沟槽一侧上设置的基底区域的一部分中提供反型沟道区域。反型MOSFET还包括：具有第二导电类型的多个深层。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在设置在沟槽侧上的深层的一部分中提供反型层。
在上述器件中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
可选择地，每个深层的杂质浓度分布在深层的深度方向上可以是台阶状浓度梯度。此外，每个深层可以包括具有第二导电类型的重掺杂区域和具有第二导电类型的轻掺杂区域。重掺杂区域的杂质浓度高于轻掺杂区域。轻掺杂区域位于沟槽侧上。当将栅电压施加到栅电极时，位于沟槽侧的轻掺杂区域的一部分提供反型层。此外，重掺杂区域和轻掺杂区域之间的边界可以比沟槽更深。在这些情况下，除了沟槽侧之外位于沟槽底部之下的轻掺杂区域也提供反型层。因此，由于电流在沟槽的底部下流动，极大地减小了JFET电阻，并且因此降低了导通态电阻。
可选择地，每个深层的杂质浓度分布可以是这样一种浓度梯度，其中随着深层的深度变浅，杂质浓度降低。
可选择地，每个深层的宽度可以随着深层的深度变浅而减小。在这种情况下，由于与深层的浅部分相邻的漂移层的宽度变宽，因而即使在当施加栅电压到栅电极时不形成反型层的区域中也会使电流路径变宽。因此，深层之间的JFET区域具有低JFET电阻，从而减小了导通态电阻。
可选择地，反型MOSFET可以进一步包括：沟槽侧上的第一导电类型层。每个深层位于第一导电类型层下方。在这种情况下，当MOSFET导通时，电流流过沟槽侧上的第一导电类型层。此外，在沟槽侧上部分地形成反型层。因此，深层之间的JFET区域具有低JFET电阻，从而减小了导通态电阻。
可选择地，反型MOSFET可以进一步包括：具有第一导电类型的电流扩散层。电流扩散层设置在多个深层之间的漂移层中，并且电流扩散层具有比位于深层下方的漂移层更高的杂质浓度。在这种情况下，电流流动的范围在具有低电阻的电流扩散层中变宽。因此，电流也在与沟槽栅极结构隔开的部分中流动，并且因此极大地减小了导通态电阻。
根据本公开内容的第二方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中衬底由碳化硅制成并且具有第一或第二导电类型，漂移层由碳化硅制成，具有第一导电类型，并且具有低于衬底的杂质浓度；在漂移层的表面上形成第一掩膜板之后通过该第一掩膜板在漂移层的表面上注入离子而在漂移层的表面部分中形成具有第二导电类型的多个深层；在深层和漂移层上形成具有第二导电类型并且由碳化硅制成的基底区域；通过在基底区域的表面上注入第一导电类型杂质而在基底区域的表面部分中形成源极区域，其中源极区域具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；通过在基底区域的表面上注入第二导电类型杂质而在基底区域的另一表面部分中形成接触区域，其中接触区域具有高于基底区域的杂质浓度，具有第二导电类型，并且由碳化硅制成；在源极区域的表面上形成沟槽以穿透基底区域并且到达漂移层，其中沟槽比每个深层浅并且具有第一方向作为纵向方向；在沟槽的内壁上形成栅极绝缘膜；在沟槽中栅极绝缘膜上形成栅电极；形成将要与源极区域电耦合并且将要经由接触区域与基底区域耦合的源电极；并且在衬底的背侧上形成漏电极。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在设置在沟槽侧上的深层的一部分中提供反型层。
在上述方法中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
根据本公开内容的第三方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中衬底由碳化硅制成并且具有第一或第二导电类型，漂移层由碳化硅制成，具有第一导电类型，并且具有低于衬底的杂质浓度；通过外延生长方法在漂移层的表面上形成第二导电类型膜；在第二导电类型膜的表面上形成第一掩膜板之后通过第一掩膜板在第二导电类型膜的表面上注入离子，从而将第二导电类型膜分成多个部分，每个部分提供相应的深层，并且多个深层之间第二导电类型膜的注入部分提供漂移层；在深层和漂移层上形成具有第二导电类型并且由碳化硅制成的基底区域；通过在基底区域的表面上注入第一导电类型杂质在基底区域的表面部分中形成源极区域，其中源极区域具有高于漂移层的杂质浓度，具有第一导电类型，并且由碳化硅制成；通过在基底区域的表面上注入第二导电类型杂质在基底区域的另一表面部分中形成接触区域，其中接触区域具有高于基底区域的杂质浓度，具有第二导电类型，并且由碳化硅制成；在源极区域的表面上形成沟槽以穿透基底区域并且到达漂移层，其中沟槽比每个深层浅并且具有第一方向作为纵向方向；在沟槽的内壁上形成栅极绝缘膜；在沟槽中栅极绝缘膜上形成栅电极；形成将要与源极区域电耦合并且将要经由接触区域与基底区域耦合的源电极；并且在衬底的背侧上形成漏电极。每个深层被设置在基底区域之下漂移层的上部中，具有比沟槽更深的深度，并且沿着与第一方向交叉的第二方向延伸。每个深层在深层的深度方向上具有杂质浓度分布。在将栅电压施加到栅电极时，在设置在沟槽侧上的深层的一部分中提供反型层。
在上述方法中，由于通过沟道流动的电流不仅流过沟道而且还流过深层的该部分中形成的反型层。因此，深层之间的JFET区域具有低的JFET电阻，使得导通态电阻降低了。
可选择地，通过第一掩膜板在第二导电类型膜的表面上注入离子可以包括：在第二导电类型膜的表面上注入第一导电类型杂质从而减小了第二导电类型膜的上部的载流子浓度；在第二导电类型膜的表面上形成第一掩膜板；并且在第二导电类型膜的表面上形成第一掩膜板之后通过第一掩膜板在第二导电类型膜的表面上注入离子，从而将第二导电类型膜分成多个部分，每个部分提供相应的深层，多个深层之间第二导电类型膜的上部的注入部分提供电流扩散层，并且多个深层之间第二导电类型膜的下部的注入部分提供漂移层。电流扩散层具有第一导电类型，并且具有高于漂移层的杂质浓度。在这种情况下，当在深层之间形成漂移层时，在第二导电类型膜的上部中也形成了电流扩散层。因此，第二导电类型膜的上部和下部中的杂质浓度被自动控制以具有一定的浓度梯度，从而电流扩散层的杂质浓度为高浓度。
尽管已经参考优选实施例对本公开内容进行了介绍，但是应当理解本公开内容不限于优选实施例和构造。本公开内容旨在覆盖各种变型和等价设置。此外，尽管优选各种组合和配置，但是其他组合和配置，包括更多、更少或仅有单个元件都落入本公开内容的精神和范围之内。

Claims (11)

1.一种碳化硅半导体器件，包括：
具有沟槽栅极结构的反型MOSFET，
其中所述反型MOSFET包括：
衬底（1），其具有第一或第二导电类型并且由碳化硅制成；
设置在所述衬底（1）上的漂移层（2），其具有低于所述衬底（1）的杂质浓度，具有第一导电类型，并且由碳化硅制成；
设置在所述漂移层（2）上的基底区域（3），其具有第二导电类型，并且由碳化硅制成；
设置在所述基底区域（3）的上部中的源极区域（4），其具有高于所述漂移层（2）的杂质浓度，具有第一导电类型，并且由碳化硅制成；
设置在所述基底区域（3）的另一上部中的接触区域（5），其具有高于基底层（3）的杂质浓度，具有第二导电类型，并且由碳化硅制成；
从所述源极区域（4）的表面延伸的沟槽（6），其穿透所述基底区域（3），并且具有第一方向作为纵向方向；
设置在所述沟槽（6）的内壁上的栅极绝缘膜（8）；
设置在所述沟槽（6）中所述栅极绝缘膜（8）上的栅电极（9）；
与所述源极区域（4）电耦合并且经由所述接触区域（5）与所述基底区域（3）电耦合的源电极（11）；以及
设置在所述衬底（1）的背侧上的漏电极（13），
其中所述反型MOSFET被配置为经由所述源极区域（4）、反型沟道区域和所述漂移层（2）使电流在所述源电极（11）和所述漏电极（13）之间流动，
其中通过控制施加到所述栅电极（9）的栅电压在位于所述沟槽（6）一侧上的所述基底区域（3）的一部分中提供所述反型沟道区域，
其中所述反型MOSFET还包括：具有第二导电类型的多个深层（10），
其中每个深层（10）被设置在所述基底区域（3）之下所述漂移层（2）的上部中，具有比所述沟槽（6）更深的深度，并且沿着与所述第一方向交叉的第二方向延伸，
其中每个深层（10）在所述深层（10）的深度方向上具有杂质浓度分布，并且
其中，在将栅电压施加到所述栅电极（9）时，在位于所述沟槽（6）的所述侧上的所述深层（10）的一部分中提供反型层。
2.根据权利要求1所述的碳化硅半导体器件，
其中每个深层（10）的杂质浓度分布在所述深层（10）的深度方向上是台阶状浓度梯度。
3.根据权利要求1所述的碳化硅半导体器件，
其中每个深层（10）包括具有第二导电类型的重掺杂区域（10a）和具有第二导电类型的轻掺杂区域（10b），
其中所述重掺杂区域（10a）的杂质浓度高于所述轻掺杂区域（10b），
其中所述轻掺杂区域（10b）位于所述沟槽（6）的所述侧上，并且
其中，当将栅电压施加到所述栅电极（9）时，位于所述沟槽（6）的所述侧上的所述轻掺杂区域（10b）的一部分提供所述反型层。
4.根据权利要求3所述的碳化硅半导体器件，
其中所述重掺杂区域（10a）和所述轻掺杂区域（10b）之间的边界比所述沟槽（6）更深。
5.根据权利要求1所述的碳化硅半导体器件，
其中每个深层（10）的杂质浓度分布是这样的浓度梯度，其中杂质浓度随着所述深层（10）的深度变浅而降低。
6.根据权利要求1到5中任一项所述的碳化硅半导体器件，
其中每个深层（10）的宽度随着所述深层（10）的深度变浅而减小。
7.根据权利要求1到6中任一项所述的碳化硅半导体器件，
其中所述反型MOSFET还包括：所述沟槽（6）的所述侧上的第一导电类型层（2），
其中每个深层（10）位于所述第一导电类型层（2）下方。
8.根据权利要求1到7中任一项所述的碳化硅半导体器件，
其中所述反型MOSFET还包括：具有第一导电类型的电流扩散层（2a），
其中所述电流扩散层（2a）被设置在所述多个深层之间的所述漂移层（2）中，并且
其中所述电流扩散层（2a）具有比位于所述深层（10）下方的所述漂移层（2）高的杂质浓度。
9.一种制造碳化硅半导体器件的方法，包括：
在衬底（1）上形成漂移层（2），其中所述衬底（1）由碳化硅制成并且具有第一或第二导电类型，所述漂移层（2）由碳化硅制成，具有第一导电类型，并且具有低于所述衬底（1）的杂质浓度；
在所述漂移层（2）的表面上形成第一掩膜板之后通过该第一掩膜板在所述漂移层（2）的表面上注入离子从而在所述漂移层（2）的表面部分中形成具有第二导电类型的多个深层（10）；
在所述深层（10）和所述漂移层（2）上形成具有第二导电类型并且由碳化硅制成的基底区域（3）；
通过在所述基底区域（3）的表面上注入第一导电类型杂质在所述基底区域（3）的表面部分中形成源极区域（4），其中所述源极区域（4）具有高于所述漂移层（2）的杂质浓度，具有第一导电类型，并且由碳化硅制成；
通过在所述基底区域（3）的表面上注入第二导电类型杂质在所述基底区域（3）的另一表面部分中形成接触区域（5），其中所述接触区域（5）具有高于所述基底区域（3）的杂质浓度，具有第二导电类型，并且由碳化硅制成；
在所述源极区域（4）的表面上形成沟槽（6）以穿透所述基底区域（3）并且到达所述漂移层（2），其中所述沟槽（6）比每个深层（10）浅并且具有第一方向作为纵向方向；
在所述沟槽（6）的内壁上形成栅极绝缘膜（8）；
在所述沟槽（6）中所述栅极绝缘膜（8）上形成栅电极（9）；
形成将要与所述源极区域（4）电耦合并且将要经由所述接触区域（5）与所述基底区域（3）耦合的源电极（11）；并且
在所述衬底（1）的背侧上形成漏电极（13），
其中每个深层（10）被设置在所述基底区域（3）之下所述漂移层（2）的上部中，具有比所述沟槽（6）更深的深度，并且沿着与所述第一方向交叉的第二方向延伸，
其中每个深层（10）在所述深层（10）的深度方向上具有杂质浓度分布，并且
其中，在将栅电压施加到所述栅电极（9）时，在位于所述沟槽（6）侧上的所述深层（10）的一部分中提供反型层。
10.一种制造碳化硅半导体器件的方法，包括：
在衬底（1）上形成漂移层（2），其中所述衬底（1）由碳化硅制成并且具有第一或第二导电类型，所述漂移层（2）由碳化硅制成，具有第一导电类型，并且具有低于所述衬底（1）的杂质浓度；
通过外延生长方法在所述漂移层（2）的表面上形成第二导电类型膜；
在所述第二导电类型膜（10）的表面上形成第一掩膜板（21）之后通过所述第一掩膜板（21）在所述第二导电类型膜（10）的表面上注入离子，从而将所述第二导电类型膜（10）分成多个部分，每个部分提供相应的深层（10），并且多个深层（10）之间所述第二导电类型膜（10）的注入部分提供所述漂移层（2）；
在所述深层（10）和所述漂移层（2）上形成具有第二导电类型并且由碳化硅制成的基底区域（3）；
通过在所述基底区域（3）的表面上注入第一导电类型杂质在所述基底区域（3）的表面部分中形成源极区域（4），其中所述源极区域（4）具有高于所述漂移层（2）的杂质浓度，具有第一导电类型，并且由碳化硅制成；
通过在所述基底区域（3）的表面上注入第二导电类型杂质在所述基底区域（3）的另一表面部分中形成接触区域（5），其中所述接触区域（5）具有高于所述基底区域（3）的杂质浓度，具有第二导电类型，并且由碳化硅制成；
在所述源极区域（4）的表面上形成沟槽（6）以穿透所述基底区域（3）并且到达所述漂移层（2），其中所述沟槽（6）比每个深层（10）浅并且具有第一方向作为纵向方向；
在所述沟槽（6）的内壁上形成栅极绝缘膜（8）；
在所述沟槽（6）中所述栅极绝缘膜（8）上形成栅电极（9）；
形成将要与所述源极区域（4）电耦合并且将要经由所述接触区域（5）与所述基底区域（3）耦合的源电极（11）；并且
在所述衬底（1）的背侧上形成漏电极（13），
其中每个深层（10）被设置在所述基底区域（3）之下所述漂移层（2）的上部中，具有比所述沟槽（6）更深的深度，并且沿着与所述第一方向交叉的第二方向延伸，
其中每个深层（10）在所述深层（10）的深度方向上具有杂质浓度分布，并且
其中，在将栅电压施加到所述栅电极（9）时，在位于所述沟槽（6）侧上的所述深层（10）的一部分中提供反型层。
11.根据权利要求10所述的制造半导体器件的方法，
其中通过所述第一掩膜板（21）在所述第二导电类型膜（10）的表面上注入离子包括：
在所述第二导电类型膜（10）的表面上注入第一导电类型杂质从而减小所述第二导电类型膜（10）的上部（10b）的载流子浓度；
在所述第二导电类型膜（10）的表面上形成所述第一掩膜板（21）；并且
在所述第二导电类型膜（10）的表面上形成所述第一掩膜板（21）之后通过所述第一掩膜板（21）在所述第二导电类型膜（10）的表面上注入离子，从而将所述第二导电类型膜（10）分成多个部分，每个部分提供相应的深层（10），多个深层（10）之间所述第二导电类型膜（10）的上部（10a）的注入部分提供电流扩散层（2a），并且多个深层（10）之间所述第二导电类型膜（10）的下部的注入部分提供所述漂移层（2），并且
其中所述电流扩散层（2a）具有第一导电类型，并且具有高于所述漂移层（2）的杂质浓度。
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