TWI631710B - 超接合半導體裝置之製造方法 - Google Patents

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Abstract

提供一種使用凹槽埋入法，可高精度形成高濃度層，且可改善Eoff與dV/dt之取捨關係之超接合半導體裝置之製造方法。
使用凹槽埋入法，形成並列pn層(30a)，在該並列pn層(30a)的上部形成質子照射層(20)。以熱處理，將該質子照射層(20)的質子(19)施體化而形成高濃度n型半導體層(23)。
此外，使用質子照射法，形成高濃度n型半導體層，藉此相較於以磊晶層形成的情形，可高精度地形成高濃度n型半導體層(23)的雜質濃度及厚度。

Description

超接合半導體裝置之製造方法
本發明係關於MOSFET等功率半導體之製造方法，尤其係關於具有形成為漂移層而朝與半導體基板的主面呈垂直方向延伸，在與主面呈平行的方向，使n型柱(column)及p型柱交替鄰接配置的超接合構造(並列pn柱構造：亦稱為超級接合(super junction))的超接合半導體裝置之製造方法。
一般而言，半導體裝置係被分類成：電極形成在半導體基板之單面的橫型元件、及在半導體基板的兩面具有電極的縱型元件。縱型半導體裝置係當為ON狀態之時，漂移電流流通的方向、及當為OFF狀態之時，因反偏壓電壓所致之空乏層延伸的方向為相同。在平常的平面型的n通道縱型MOSFET中，高電阻的n-漂移層的部分係當為ON狀態之時，作為以縱方向流通漂移電流的區域來發揮作用。因此，若縮短該n-漂移層的電流路徑，漂移電阻會變低，因此可得可降低MOSFET之實質接通電 阻的效果。
其另一方面，高電阻的n-漂移層的部分係在 OFF狀態之時空乏化而提高耐壓。因此，若n-漂移層變薄，由p基極區域與n-漂移層之間的pn接合所進行的汲極-基極間擴展的空乏層的寬幅變窄，導致耐壓降低。相反地，在耐壓高的半導體裝置，由於n-漂移層厚，因此接通電阻變大，導通損失增加。如上所示，在接通電阻與耐壓之間係具有取捨(trade off)關係。
已知該取捨關係在IGBT或雙極電晶體或二極 體等半導體裝置中亦同樣地成立。
以藉由上述取捨關係所致之問題的解決法而言，將漂移層形成為將提高雜質濃度的n型區域與p型區域交替反覆接合的構成的並列pn層的超接合(Super Junction：SJ)半導體裝置已被記載在專利文獻1或專利文獻2等。
圖14(h)係習知之超接合半導體裝置之主要 部位剖面圖。以被配置在第1主面(表面)的元件表面構造250而言，設有p基極區域225、p+接觸區域223、n+源極區域224、閘極電極231、絕緣膜232、及源極電極233。
在第2主面(背面)設有與n+汲極區域210 相接的汲極電極211。並列pn層150係設在元件表面構造250與n+汲極區域210之間。
在如上所示之構造的超接合半導體裝置500 中，即使並列pn層150的雜質濃度高，亦由於當為OFF 狀態之時，空乏層由朝並列pn層的縱方向延伸的各pn接合朝橫方向擴展，將漂移層全體空乏化，因此可達成高耐壓化。
以製造超接合半導體裝置500的方法而言，主要已知2個方法。
在前述專利文獻1中，係揭示一種藉由反覆進行磊晶成長及離子注入來形成超接合的方法。將該方法稱為多層磊晶方式。
圖13及圖14係以多層磊晶方法所形成之習知之超接合半導體裝置之製造方法，依工程順序所示之主要部位製造工程剖面圖。
(1)如圖13(a)所示，在n+Si基板110之上形成高電阻的半導體磊晶層120。
(2)如圖13(b)所示，在半導體磊晶層120的表面側佈植(離子注入)磷121a，形成n型佈植區域121。
(3)如圖13(c)所示，在n型佈植區域121的表面塗佈阻劑130，藉由光微影法進行圖案化。
(4)如圖13(d)所示，由阻劑130與半導體磊晶層120的表面側佈植硼122a，形成p型佈植區域122。
(5)如圖13(e)所示，將阻劑130剝離。
(6)如圖13(f)所示，將上述順序(1)~(5)的工程例如反覆6次後，再一次形成半導體磊晶層120。
(7)如圖14(g)所示，以比磊晶成長時的溫度為更高的1150℃~1200℃左右的溫度進行熱處理(驅 動)，使n型佈植區域121、p型佈植區域122的磷121a與硼122a擴散，藉此將各佈植區域朝縱方向相連而形成n型半導體層123(n型柱)及p型半導體層124(p型柱)。
在該n型半導體層123、p型半導體層124 中，虛線部位140的雜質濃度變高，以虛線夾著的中央部分141的雜質濃度變低。
(8)如圖14(h)所示，藉由一般的MOSFET工程，在構成元件表面構造250的p基極區域225、p+接觸區域223、n+源極區域224、閘極電極231、氧化膜232、源極電極233及n+汲極區域210(n+Si基板110)上形成汲極電極211而完成習知之超接合半導體裝置500。
此外，在專利文獻2係揭示一種以製造超接 合構造之不同於前述的其他方法而言，在n+基板上磊晶成長n型層，在該處挖掘凹槽溝，在該凹槽溝內部磊晶成長p型層的方法。將該方法稱為凹槽埋入方式。
此外，在專利文獻3係揭示改善Eoff與dV/ dt之取捨的超接合半導體裝置。在超接合半導體裝置中，將超接合的表面側(第1主面側)的雜質濃度增加至1.5~2.0倍左右而形成高濃度層(例如高濃度n型半導體層)，未改變與超接合半導體裝置的閘極相連接的外部的閘極電阻，藉由難以擴展關閉動作時的空乏層，達成Eoff與dV/dt的取捨改善。
說明在此的Eoff與關閉(turn off)時的dV /dt的關係。進行加大由外部與超接合半導體裝置的閘極相連接的閘極電阻(電路電阻)，減小關閉時的dV/dt來抑制電磁雜訊。但是，若加大閘極電阻，在關閉時，來自包含超接合半導體裝置之鏡電容的閘極電容的電荷的拉攏時間會變長，關閉損失(Eoff)會增大。因此，Eoff與dV/dt係處於取捨關係。在該專利文獻3中係記載未增加閘極電阻，而減小dV/dt，即可改善Eoff與dV/dt的取捨的元件構造。記載在該元件構造中，使用多層磊晶法來形成超接合的並列pn層，在位於其最上段的部位形成高濃度層的方法。此外，以其他方法而言，記載在低濃度的磊晶層上形成高濃度層的磊晶層。之後使用凹槽埋入方式，將p型半導體層埋入在凹槽溝而形成屬於超接合的並列pn層。藉此，在並列pn層的上部配置由磊晶層所成之高濃度層。
此外，在專利文獻4中，係記載為了將寄生 二極體的逆回復電流軟回收(soft-recovery)化，而在並列pn層的下部設置高濃度的n型緩衝層的MISFET。該緩衝層係藉由將質子、氦等重粒子施體化而形成。此外，該等重粒子亦作為生命期抑制劑(lifetime killer)而發揮作用。
此外，在專利文獻5中係記載為了在超接合 MOSFET的並列pn層導入生命期抑制劑，進行質子或氦等重粒子照射而形成結晶缺陷，藉此控制生命期。藉由使該重粒子照射的深度成為最適，使寄生二極體的逆回復時 間與漏洩電流均減小。
此外，在專利文獻6中係記載在縱橫比為8以上之深的凹槽溝的側壁進行複數次斜向離子注入，之後，以逆導電型的半導體層埋入凹槽溝內，藉此可形成以深度方向呈長形之並列pn層。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2001-119022號公報
〔專利文獻2〕美國專利第5216275號
〔專利文獻3〕WO2011/093473號小冊
〔專利文獻4〕日本特開2012-142330號公報
〔專利文獻5〕WO2010/024433號小冊
〔專利文獻6〕日本特開2007-235080號公報
但是，如前述專利文獻3之記載，若使用多層磊晶方式時，如前所述，為了將圖13所記載之(1)磊晶成長、(2)離子注入、(3)圖案化、及(4)離子注入等4個工程反覆6次左右，會有工程變長、成本變高的課題。
另一方面，若使用凹槽埋入方式，以磊晶法進行屬於均一雜質濃度的高濃度層的形成時，會有成本變 高的課題。此外，以磊晶法，係難以高精度控制高濃度層的雜質濃度或厚度。
此外，在前述專利文獻1中，Eoff與dV/dt的取捨係有關寄生二極體，關於改善使MOSFET的閘極電阻為可變時的關閉時的Eoff與dV/dt的取捨關係，並未記載。
此外，關於在並列pn層的上部設置高濃度層，改善使閘極電阻為可變時的Eoff與dV/dt的取捨關係，在專利文獻2、4、6中並未記載。
此外，在專利文獻5中，重粒子照射係用以控制生命期者，並未提到施體化。
本發明之目的在提供一種解決前述課題，使用凹槽埋入法，可高精度形成高濃度層，可改善Eoff與dV/dt的取捨關係之超接合半導體裝置之製造方法。
為達成前述目的，藉由申請專利範圍第1項所記載之發明，形成為一種超接合半導體裝置之製造方法，其包含：在高濃度的半導體基板上，以磊晶成長形成比該半導體基板為低濃度的第1導電型的第1半導體層的工程；使用凹槽埋入法，在前述第1半導體層形成屬於超接合的並列pn層的工程；在前述並列pn層的表面層形成元 件表面構造的工程；在形成前述元件表面構造的工程之後，將前述半導體基板的背面研削而使該半導體基板的厚度變薄的工程；在使前述半導體基板的厚度變薄的工程之後，由前述半導體基板的背面側，對前述元件表面構造下的前述並列pn層進行重粒子照射而形成重粒子照射層的工程；及進行熱處理而將藉由前述重粒子照射所形成的前述重粒子照射層的重粒子進行施體化，形成雜質濃度比前述第1半導體層為高的高濃度的第1導電型的第3半導體層的工程。
此外，藉由申請專利範圍第2項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，前述重粒子照射層係以由前述元件表面構造下至前述並列pn層的下端的距離的1/2以下的範圍被配置在前述元件表面構造之下。
此外，藉由申請專利範圍第3項所記載之發明，亦可如申請專利範圍第2項所記載之發明，其中，前述重粒子照射層係以由前述元件表面構造下至前述並列pn層的下端的距離的1/4以下的範圍被配置在前述元件表面構造之下。
此外，藉由申請專利範圍第4項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，前述重粒子照射層的重粒子以前述熱處理已進行施體化時的平均施體濃度為前述第1導體層的雜質濃度的0.1倍~2倍。
此外，藉由申請專利範圍第5項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，前述重粒子照射層係改變加速能量，進行複數次前述重粒子照射所形成。
此外，藉由申請專利範圍第6項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，形成前述元件表面構造的工程係包含：與前述第2半導體層相接地形成第2導電型的第4半導體層的工程；在該第4半導體層的表面層形成第1導電型的第5半導體層的工程；及在該第5半導體層與前述第1半導體層所夾著的前述第4半導體層上隔著閘極絕緣膜形成閘極電極的工程。
此外，藉由申請專利範圍第7項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，在由前述薄形半導體基板的背面側，對前述元件表面構造下的前述並列pn層進行重粒子照射而形成重粒子照射層的工程中，在並列pn層的第2半導體層上配置遮蔽遮罩的遮蔽部，將該遮蔽遮罩的開口部配置在前述並列pn層的第2半導體層上來進行前述重粒子照射。
此外，藉由申請專利範圍第8項所記載之發明，亦可如申請專利範圍第1項所記載之發明，其中，使前述遮蔽遮罩延伸至前述並列pn層的第1半導體層上，在前述並列pn層的第2半導體層上配置前述遮蔽遮罩的遮蔽部，在前述並列pn層的第1半導體層上配置複數遮蔽遮罩的開口部，該開口部的大小朝向前述第n層的中央 變小。
此外，藉由申請專利範圍第9項所記載之發明，亦可如申請專利範圍第1項至第8項中任一項之發明，其中，前述重粒子為質子或氦離子。
此外，藉由申請專利範圍第10項所記載之發明，亦可如申請專利範圍第1項至第9項中任一項之發明，其中，前述超接合半導體裝置為超接合MOSFET。
藉由本發明，以如習知般之多層磊晶方式製造時之冗長工程的反覆會消失，因此可使工程縮短化而低成本化。
此外，藉由提高超接合部表面側的雜質濃度，可減小dV/dt，且可以低成本製造經改善dV/dt與Eoff之取捨關係的元件。
此外，使用重粒子照射法，來形成高濃度區域，藉此相較於以磊晶層來形成的情形，可高精度地形成高濃度區域的雜質濃度及厚度。結果，達成良品率的提升且可減低製造成本。
1‧‧‧n型半導體基板(成為汲極區域)
1a‧‧‧背面
2‧‧‧n型半導體層(n型柱)
2a‧‧‧n型半導體層(凹槽溝形成前的磊晶層)
3‧‧‧氧化膜
4、43、47‧‧‧開口部
5‧‧‧表面(磊晶層)
6‧‧‧凹槽溝
7‧‧‧蝕刻
8‧‧‧p型半導體層(p型柱)
8a‧‧‧p型半導體層8與p型基極區域11相接的部位
8b‧‧‧p型半導體層8的下端
9‧‧‧表面(n型柱)
10‧‧‧表面(p型柱)
11、11a‧‧‧p基極區域
12、12a‧‧‧p+接觸區域
13、13a‧‧‧n+源極區域
14、14a‧‧‧閘極氧化膜
14b‧‧‧凹槽
15、15a‧‧‧閘極電極
16、16a‧‧‧層間絕緣膜
17、17a‧‧‧源極電極
18‧‧‧質子照射
19‧‧‧質子
20‧‧‧質子照射層
21‧‧‧結晶缺陷
22‧‧‧缺陷層
23‧‧‧高濃度n型半導體區域
24‧‧‧汲極電極
25‧‧‧n+汲極區域
26‧‧‧氦照射
27‧‧‧氦離子
28‧‧‧氦照射層
29‧‧‧元件表面構造(平面閘極型)
29a‧‧‧元件表面構造(凹槽閘極型)
30‧‧‧並列pn層(元件表面構造29下的部位)
30a‧‧‧並列pn層(元件表面構造29形成前)
30b‧‧‧並列pn層30的表面
41、45‧‧‧遮蔽遮罩
42、46‧‧‧遮蔽部
43‧‧‧開口部
47‧‧‧開口部
100、200‧‧‧本發明之超接合半導體裝置
110‧‧‧n+Si基板
120‧‧‧半導體磊晶層
121‧‧‧n型佈植區域
121a‧‧‧磷
122‧‧‧p型佈植區域
122a‧‧‧硼
123‧‧‧n型半導體層(n型柱)
124‧‧‧p型半導體層(p型柱)
130‧‧‧阻劑
140‧‧‧虛線部位
141‧‧‧中央部分
150‧‧‧並列pn層
210‧‧‧n+汲極區域
211‧‧‧汲極電極
223‧‧‧p+接觸區域
224‧‧‧n+源極區域
225‧‧‧p基極區域
231‧‧‧閘極電極
232‧‧‧絕緣膜
233‧‧‧源極電極
250‧‧‧元件表面構造
500‧‧‧超接合半導體裝置
L‧‧‧深度
Q‧‧‧長度
R‧‧‧深度
T‧‧‧反覆間距
W‧‧‧寬幅
圖1係本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖2係接續圖1，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖3係接續圖2，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖4係接續圖3，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖5係接續圖4，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖6係接續圖5，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖7係接續圖6，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖8係接續圖7，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖9係接續圖8，本發明之第1實施例之超接合半導體裝置100之主要部位製造工程剖面圖。
圖10係以預定的間距配列有條帶狀的開口部的線與間隙(line and space)形狀的氧化膜遮罩之主要部位平面圖。
圖11係顯示藉由質子所得之平均施體濃度與質子劑量的關係圖。
圖12係本發明之第2實施例之超接合半導體裝置200之主要部位製造工程剖面圖。
圖13係以多層磊晶方法所形成之習知之超接合半導 體裝置之主要部位製造工程剖面圖。
圖14係接續圖13，以多層磊晶方法所形成之習知之超接合半導體裝置之主要部位製造工程剖面圖。
圖15係將圖6的元件表面構造29形成為凹槽閘極型MOSFET的元件表面構造29a時的主要部位剖面圖。
圖16係相當於本發明之第3實施例之超接合半導體裝置300的圖7的主要部位製造工程剖面圖。
圖17係圖16中所使用之遮蔽遮罩之主要部位平面圖。
圖18係相當於本發明之第4實施例之超接合半導體裝置400之圖7的主要部位製造工程剖面圖。
圖19係分別顯示遮蔽遮罩與施體分布的圖，(a)係遮蔽遮罩45之主要部位平面圖，(b)係相當於以(a)的X-X線所切斷的部位的施體分布圖。
以下列實施例說明實施形態。
〔實施例1〕
圖1~圖9係本發明之第1實施例之超接合半導體裝置100之製造方法，依工程順序所顯示的主要部位製造工程剖面圖。其中，本實施例係假想600V耐壓級的超接合MOSFET，但是若為其他耐壓級的情形，若適當調整膜厚/尺寸等參數，則可適用本發明。
此外，在以下說明中，係將第1導電型設為n型，第2導電型設為p型，但是亦會有將導電型形成為相反的情形。
(1)如圖1所示，例如在數100μm的厚度的n型半導體基板1(矽)上，磊晶成長例如厚度45μm左右而形成n型半導體層2a，另外使氧化膜3(SiO2)成膜在其上。
(2)如圖2所示，藉由光微影法，將氧化膜3圖案化。以圖案化的形狀而言，以一例而言，形成為如圖10的平面圖所示之條帶狀的開口部4的寬幅W為6μm、反覆間距T(單元間距)12μm的線與間隙形狀。
(3)如圖3所示，藉由乾式蝕刻法，將氧化膜3作為遮罩，將由氧化膜3的開口部4露出的表面5進行蝕刻7，形成離表面5(參照圖2)為深度L為40μm左右的凹槽溝6。形成有凹槽溝6的n型半導體層2係成為n型柱。
(4)如圖4所示，以經磊晶成長的p型半導體層8填埋凹槽溝6的內部而形成p型柱。
(5)如圖5所示，將氧化膜3(參照圖4)藉由HF(氫氟酸)溶液等進行去除，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)或蝕刻等，削除上部的p型半導體層8，使n型半導體層2(n型柱)與p型半導體層8(p型柱)的表面9、10的高度對齊而形成並列pn層30a(並列pn柱構造)。
(6)如圖6所示，藉由與習知技術相同的MOSFET工程，在並列pn層30a的上部形成元件表面構造29。
該元件表面構造29係具備有：在並列pn層的表面層形成在p型半導體層8上部的p基極區域11、及形成在該表面層的p+接觸區域12、n+源極區域13。此外，在n型半導體層2與n+源極區域13之間的p基極區域11的表面，具備有隔著閘極氧化膜14而形成的閘極電極15。此外，具備有：以覆蓋閘極電極15的方式所形成的層間絕緣膜16、及在層間絕緣膜16的開口部與p+接觸區域12及n+源極區域13相接的源極電極17。
該元件表面構造29為平面閘極構造，但是亦可為如圖15所示之凹槽閘極構造的元件表面構造29a。
該元件表面構造29a係具備有：形成在並列pn層的表面層的p基極區域11a；及形成在p基極區域11a的表面層的p+接觸區域12a及n+源極區域13a。此外，具備有：由p基極區域11a的表面到達n型柱的凹槽14b；及隔著閘極氧化膜14a而形成在該凹槽14b內的閘極電極15a。此外，具備有：以覆蓋閘極電極15a的方式所形成的層間絕緣膜16a；及在層間絕緣膜16a的開口部與p+接觸區域12a及n+源極區域13a相接的源極電極17a。並列pn層30a之中位於比凹槽14b(元件表面構造29a)更為下方的部位即成為並列pn層30。
(7)如圖7所示，藉由研削、研磨來減小n型半導體基板1的背面而將全體形成為60μm~80μm左右(該厚 度係依半導體裝置的耐壓而變)。由研削/研磨後的背面1a側進行質子照射18，在位於p基極區域11下(元件表面構造29下)的並列pn層30，例如以0.5MeV左右的照射能量打入質子19而形成質子照射層20。在所被照射的質子19所分布的部位的前面係擴展因結晶缺陷21所致之缺陷層22。
其中，如圖15所示，若適用凹槽閘極構造作為元件表面構造29a時，會有所照射的質子侵入至閘極氧化膜14a的可能性，此在長期可靠性方面並不理想。因此，質子照射層20的上端較佳為以比閘極氧化膜14a的下端更為下方的方式藉由照射能量或減速材來進行調整。 其中，若為圖7所示之平面閘極構造的元件表面構造29的情形，若為不會出現臨限值電壓變動或長期可靠性劣化等影響的範圍，亦可質子19侵入至p基極區域11。
(8)如圖8所示，質子照射後，以350~450℃進行熱處理，一面使缺陷層22回復，一面將質子19施體化而形成高濃度n型半導體區域23(質子施體化區域)。其中，藉由質子19等所致之重粒子照射層所形成的雜質準位係藉由熱處理而施體化。此外，在施體化方面，因氧或照射所發生的結晶缺陷等亦有參與。
(9)如圖9所示，將汲極電極24以蒸鍍(或濺鍍)形成在背面的n+汲極區域25(變薄的n+半導體基板1)上而完成超接合半導體裝置100。
藉由如前所述之超接合半導體裝置100之製 造方法，如習知技術之以多層磊晶方式來製造之情形之由(1)磊晶成長至(4)離子注入為止之工程的複數次反覆會消失，可使工程縮短化而低減成本。此外，原為以凹槽埋入方式所製造之元件的課題之當使閘極電阻為可變時的Eoff與dV/dt的取捨關係亦可改善。因此，可製造經改善Eoff與dv/dt之取捨關係的低成本的超接合半導體裝置100。
關於質子照射18的參數，由於取決於裝置，因此在實際機器中必須進行條件調整。如圖7所示，若將並列pn層30形成為由p型半導體層8與p型基極區域11相接的部位8a(元件表面構造29下)至p型半導體層8的下端8b(並列pn層30、30a的底面)時，並列pn層30的深度方向的長度Q係成為由凹槽溝6的深度L，扣除p型基極區域11與p型半導體層8相接的部位的深度R後的值。若形成為L=40μm、R=8μm時，即成為Q=32μm。將質子照射層20，形成在由並列pn層30的表面30b(前述部位8a)為並列pn層30的長度Q的1/2(16μm)以下，較佳為並列pn層30的長度Q的1/4(8μm)以下的區域，藉由熱處理形成高濃度n型半導體區域23，藉此可得良好的電荷平衡而抑制耐壓降低。
高濃度n型半導體區域23的雜質濃度的調整係以質子劑量進行，高濃度n型半導體區域23的形成位置的調整係以質子的照射能量進行，高濃度n型半導體區域23的厚度的調整係藉由改變照射能量而照射複數次質 子來進行。
此外，以質子劑量而言，較佳為以其平均施體濃度成為n型半導體層23的雜質濃度的0.1倍~2.0倍的方式進行調整。亦即，若高濃度n型半導體區域23的雜質濃度提高為n型半導體層2的1.1倍(1+0.1)~3倍(1+2)即可。藉此，取得電荷平衡，可抑制並列pn層30的耐壓降低。此外，Eoff與dV/dt的取捨關係即被改善。
例如，如上述實施例所示，以耐壓600V、開口部4的寬幅W為6μm、單元間距12μm進行設計，將n型半導體層2的雜質濃度(形成時的摻雜濃度)設為5.0×1015cm-3。如前所述，若將藉由質子所致之平均施體濃度形成為n型半導體層2的雜質濃度的0.1~2.0倍，亦即0.5×1015cm-3~1.0×1016cm-3即可。亦即，若將高濃度n型半導體區域23的雜質濃度形成為5.5×1015cm-3~1.5×1016cm-3即可。該平均施體濃度係設定為p型半導體層8未進行反轉(n轉)的濃度。若平均施體濃度為未達n型半導體層2的雜質濃度的0.1倍，高濃度n型半導體區域23的雜質濃度會過低，Eoff與dV/dt的取捨關係的改善效果小。此外，若形成為超出2倍，在並列pn層30的電荷平衡會崩壞而導致耐壓降低。藉由該質子所致之平均施體濃度被加算在前述n型半導體層2的雜質濃度，形成高濃度n型半導體區域23。此外，若將並列pn層30的長度Q如前所述形成為32μm左右時，若將該長度之例如1 /4，亦即將由並列pn層30的上端(p基極區域11的下端)至8μm的n型半導體層2的部位，以藉由前述質子所致之平均施體濃度(0.5×1015cm-3~1.0×1016cm-3)提高，可抑制耐壓降低而大幅改善Eoff與dV/dt的取捨關係。當然，在將前述1/4形成為1/2的情形下，亦有取捨關係的改善效果。
圖11係顯示藉由質子所得的平均施體濃度(cm-3)與質子劑量(cm-2)的關係圖。質子的分布範圍(質子照射層20的範圍)係由並列pn層30的表面30b朝下方為8μm的範圍。若在該範圍形成高濃度n型半導體區域23即可。此外，藉由質子所得的平均施體濃度係藉由SIMS(二次離子質量分析法)評估來求出施體濃度的深度方向的擴散分布。
前述圖11中所示之圖表係質子照射能量為0.5MeV、退火溫度為350℃、退火時間為5小時的條件下的資料。滿足前述藉由質子所致之平均施體濃度(=0.5×1015cm-3~1.0×1016cm-3)的質子劑量由圖表來看為1.0×1013cm-2~0.9×1015cm-2。
此外，若改變高濃度n型半導體區域23的雜質濃度或厚度時，必須調整質子照射能量或退火條件。亦即，如前所述，若藉由SIMS評估，新取得使質子劑量改變時藉由質子所致之施體濃度分布，且作成如圖11所示之圖表即可。
此外，以實現同樣的構造的方法而言，有藉 由磊晶成長法來形成高濃度n型半導體區域的方法。亦即，在如前述圖1所示之順序中，在n型半導體基板1(矽)上，例如藉由磊晶成長形成n型半導體層2a時，使n型濃度提高的高濃度n型半導體區域作磊晶成長而形成的方法已為周知。但是，在該方法中，係有難以藉由磊晶成長法所致之濃度均一化的問題，在高濃度n型半導體區域會發生±10%以上的濃度不均。另一方面，若藉由質子照射來形成，該濃度不均係可形成在±5%以內，相較於以磊晶層形成的情形，更可提高雜質濃度的精度。由於精度提升，界限設計成為可能，超接合半導體裝置被小型化，此外由於精度提升，良品率提升而可減低製造成本。
此外，將高濃度n型半導體區域23設在並列pn層30的長度Q的1/2以下的範圍(較佳為1/4以下的範圍)，藉此可抑制耐壓降低，且改善Eoff與dV/dt的取捨關係。
〔實施例2〕
圖12係本發明之第2實施例之超接合半導體裝置200之主要部位製造工程剖面圖。該圖12係相當於圖7的圖。與第1實施例不同之處在於使用3He++或4He++等氦離子27取代質子18作為照射粒子。此時，施體化所需溫度係比質子18之時更為高溫(~500℃)，因此必須考慮對電極造成的損傷。以其方法之一而言，若在汲極電極或源極電極形成前進行粒子照射及熱處理即可。
若為氦離子照射的情形亦可期待與質子照射相同的效果。其中，圖中符號26為氦照射，28為氦照射層。
〔實施例3〕
圖16及圖17係說明本發明之第3實施例之超接合半導體裝置300之製造方法的圖，圖16係相當於圖7的主要部位製造工程剖面圖，圖17係在圖16中所使用之遮蔽遮罩之主要部位平面圖。
在n型半導體層2進行質子照射，使用由鋁所成之遮蔽遮罩41而未被照射至p型半導體層8。遮蔽遮罩41若除了鋁以外，為遮蔽被打入鉻或金等的離子者，則未特別限定。
藉此，由於質子未被照射至p型半導體層8，因此未發生p型雜質濃度的降低，因此與實施例1的情形相比，電荷平衡較為良好，耐壓的確保變得較為容易，因此可提高n型半導體層2的n型雜質濃度。
此外，在圖17中，符號42為遮蔽遮罩41的遮蔽部，43為開口部。遮蔽部42係被配置在並列pn層30的p型半導體層8上，開口部43係被配置在並列pn層30的n型半導體層2上。
藉由使用如上所示之遮蔽遮罩41，可遮蔽元件終端的耐壓區域。藉由遮蔽耐壓區域，可防止耐壓區域的施體濃度增加，且防止耐壓降低。
在本實施例中，係使用如質子未被照射到p型半導體層8的遮蔽遮罩41，但是亦可使用僅將元件終端的耐壓區域進行遮蔽的遮蔽遮罩來照射質子。
〔實施例4〕
圖18及圖19係說明本發明之第4實施例之超接合半導體裝置400之製造方法的圖，圖18係相當於圖7的主要部位製造工程剖面圖，圖19係分別顯示遮蔽遮罩與施體分布的圖，圖19(a)係遮蔽遮罩45之主要部位平面圖，圖19(b)係相當於以圖19(a)的X-X線所切斷的部位的施體分布圖。
在遮蔽遮罩45中，形成由並列pn層之與p型半導體層8相接的部位，朝向n型半導體層2的中央，直徑(面積)變小的開口部47。使用該遮蔽遮罩45，提高與p型半導體層8相接的部位附近的n型半導體層2的施體濃度，由該部位朝向n型半導體層2的中央，減小施體濃度，而形成高濃度n型半導體區域23(參照圖9)。此外，在遮蔽遮罩45中，f1係較大的直徑的開口部，f2係中的直徑的開口部，f3係較小的直徑的開口部。在該例中係將開口部47的種類形成為3種，但是並非侷限於此。此外，開口部47的平面形狀亦可為三角形、四角形、多角形或條帶狀等，而非侷限於圓形。在任何情形下，若為具有面積朝向n型半導體層2的中央變小的開口部47的遮蔽遮罩45即可。此外，亦可為在n型半導體層 2的中央附近未設置開口部47的情形。此時，在n型半導體層2的中央附近並未形成有高濃度n型半導體區域23。
使用該遮蔽遮罩45來形成高濃度n型半導體區域23，藉此在雜質量為相同的情形下，與全面均一照射質子的情形相比，可提高與p型半導體層8的pn接合附近的雜質濃度。藉此，在由與p型半導體層8的pn接合，朝高濃度n型半導體區域23擴展的空乏層的開始擴展中，空乏層的擴展受到抑制。結果，與實施例1相比，關閉時的dV/dt變小，可減低電磁雜訊。其中，圖中符號46為遮蔽部。
此外，在前述實施例3、4中，亦可如實施例2般使用氦照射來代替質子照射。

Claims (12)

  1. 一種超接合半導體裝置之製造方法，其特徵為包含：在高濃度的半導體基板上，以磊晶成長形成比該半導體基板為低濃度的第1導電型的第1半導體層的工程；使用凹槽埋入法，在前述第1半導體層形成屬於超接合的並列pn層的工程；在前述並列pn層的表面層形成元件表面構造的工程；在形成前述元件表面構造的工程之後，將前述半導體基板的背面研削而使該半導體基板的厚度變薄的工程；在使前述半導體基板的厚度變薄的工程之後，由前述半導體基板的背面側，對前述元件表面構造下的前述並列pn層進行重粒子照射而形成重粒子照射層的工程；及進行熱處理而將藉由前述重粒子照射所形成的前述重粒子照射層的重粒子進行施體化，形成雜質濃度比前述第1半導體層為高的高濃度的第1導電型的第3半導體層的工程。
  2. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，前述重粒子照射層係以由前述元件表面構造下至前述並列pn層的下端的距離的1/2以下的範圍被配置在前述元件表面構造之下。
  3. 如申請專利範圍第2項之超接合半導體裝置之製造方法，其中，前述重粒子照射層係以由前述元件表面構造下至前述並列pn層的下端的距離的1/4以下的範圍被配置在前述元件表面構造之下。
  4. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，前述重粒子照射層的重粒子以前述熱處理已進行施體化時的平均施體濃度為前述第1導體層的雜質濃度的0.1倍~2倍。
  5. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，前述重粒子照射層係改變加速能量，進行複數次前述重粒子照射所形成。
  6. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，形成前述元件表面構造的工程係包含：與前述第2半導體層相接地形成第2導電型的第4半導體層的工程；在該第4半導體層的表面層形成第1導電型的第5半導體層的工程；及在該第5半導體層與前述第1半導體層所夾著的前述第4半導體層上隔著閘極絕緣膜形成閘極電極的工程。
  7. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，在由前述薄形半導體基板的背面側，對前述元件表面構造下的前述並列pn層進行重粒子照射而形成重粒子照射層的工程中，在並列pn層的第2半導體層上配置遮蔽遮罩的遮蔽部，將該遮蔽遮罩的開口部配置在前述並列pn層的第1半導體層上來進行前述重粒子照射。
  8. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，使前述遮蔽遮罩延伸至前述並列pn層的第1半導體層上，在前述並列pn層的第2半導體層上配置前述遮蔽遮罩的遮蔽部，在前述並列pn層的第1半導體層上配置複數遮蔽遮罩的開口部，該開口部的大小朝向前述第1半導體層的中央變小。
  9. 如申請專利範圍第1項至第8項中任一項之超接合半導體裝置之製造方法，其中，前述重粒子為質子或氦離子。
  10. 如申請專利範圍第1項至第8項中任一項之超接合半導體裝置之製造方法，其中，前述超接合半導體裝置為超接合MOSFET。
  11. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，前述形成並列pn層的工程係具備有：在前述第1半導體層內，由該第1半導體層的表面朝向前述半導體基板形成凹槽溝的工程；及藉由磊晶成長，以第2導電型的第2半導體層埋入前述凹槽溝的工程。
  12. 如申請專利範圍第1項之超接合半導體裝置之製造方法，其中，前述第3半導體層的雜質濃度為前述第1半導體層的1.1~3倍。
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