JPWO2019224913A1 - 半導体装置 - Google Patents

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Abstract

スーパージャンクション構造を有するＳＪパワーＭＯＳＦＥＴ１０であって、より一層の、スイッチング速度の高速化と耐圧の安定化とを実現するために、Ｎ−ピラー層となるドリフト層１３間に配置されたＰ−ピラー層２０が、Ｐ柱上部層２１とＰ柱下部層２２とから形成されると共に、Ｐ柱上部層２１の欠陥密度をＤａ、Ｐ柱上部層２１の不純物濃度をＣａ、Ｐ柱下部層２２の欠陥密度をＤｂ、Ｐ柱下部層２２の不純物濃度をＣｂとした時、Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂの関係を満足するように構成される。

Description

本発明は、スーパージャンクション構造を有する半導体装置（ＳＪパワーＭＯＳＦＥＴ）に関する。
ＳＪパワーＭＯＳＦＥＴは、そのＳＪ構造により、耐圧が高く、低オン抵抗な半導体素子として良く知られている（特許文献１、２参照）。
また、ＳＪ構造のショットキーバリアダイオードにおいて、デバイス全体に形成されたライフタイム制御領域を備え、低抵抗、高耐圧、逆回復特性の向上を図るようにした半導体装置も提案されている（特許文献３参照）。
ここで、ライフタイム制御領域を形成するための技術（ライフタイム制御技術）は、パワーＭＯＳＦＥＴなどの半導体パワーデバイスのスイッチング特性を改善する技術として注目されている。即ち、ライフタイム制御技術とは、半導体パワーデバイスに数ＭｅＶ以上の電子線、又は高エネルギー軽イオンを照射し、その照射によって発生した格子欠陥（結晶欠陥）を、デバイス特性の改善に利用するようにしたものである。
特開２００７−１９１４６号公報 特開２００８−２５８４４２号公報 特開２００８−２５８３１３号公報
しかしながら、上記した特許文献１−３は、いずれもＳＪ構造の半導体素子（半導体装置）に関するものであって、一応の低抵抗（低オン抵抗）化と高耐圧化が期待できるものの、より一層のスイッチング速度の高速化と耐圧の安定化とが切望されていた。
本発明は、より一層の、スイッチング速度の高速化と耐圧の安定化とを両立できる半導体装置を提供することを目的とする。
本発明の一態様によれば、第１導電型基板と、前記第１導電型基板の上面に形成された第１導電型半導体領域と、前記第１導電型半導体領域の表面領域に選択的に形成された第２導電型拡散領域と、前記第２導電型拡散領域の表面領域に選択的に形成された第１導電型拡散領域と、前記第２導電型拡散領域の下部の少なくとも一部に対応し、前記第１導電型半導体領域間に形成された第２導電型柱状層と、前記第２導電型拡散領域の上面と、前記第２導電型拡散領域に隣接する前記第１導電型半導体領域の上面、及び、前記第２導電型拡散領域に隣接する前記第１導電型拡散領域の上面の少なくとも一部に、絶縁膜を介して形成された制御電極と、前記第１導電型基板の下面に接合された第１の主電極と、前記第２導電型拡散領域及び前記第１導電型拡散領域に接合された第２の主電極と、を備え、
前記第２導電型柱状層は、層上部と層下部とを有し、
前記層上部の欠陥密度をＤａ、前記層上部の不純物濃度をＣａ、前記層下部の欠陥密度をＤｂ、前記層下部の不純物濃度をＣｂとした時、
Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
の関係を満足する半導体装置が提供される。
本発明においては、スーパージャンクション構造を構成する柱状（ピラー）層の、層下部の欠陥密度Ｄｂが層上部の欠陥密度Ｄａよりも高く、かつ、層下部の不純物濃度Ｃｂが層上部の不純物濃度Ｃａよりも低くなるようにしたことによって、スイッチング速度を短縮すると共に、耐圧をコントロールできる。
図１は、本発明の第１の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。 図２は、図１のＳＪパワーＭＯＳＦＥＴの特性を模式的に示す概略断面図である。 図３は、図１のＳＪパワーＭＯＳＦＥＴを例に、ＳＪパワーＭＯＳＦＥＴの製造方法を説明するために示す概略断面図である。 図４は、本発明の第２の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。 図５は、本発明の第３の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものではない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
なお、以下の実施形態においては、スーパージャンクション（ＳＪ）構造を有する半導体装置として、ＳＪパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示して説明する。
（第１の実施形態）
（構成）
本発明の第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０は、例えば図１に示すように、ＳＪ構造を備えた大電力用の半導体装置である。このＳＪパワーＭＯＳＦＥＴ１０は、ＳＪ構造として、Ｎ−ピラー層となるドリフト層（第１導電型半導体領域）１３と、ドリフト層１３間に配置された柱状のＰ層（以下、Ｐ−ピラー層と記す）２０とからなるＰＮ接合を備える。
Ｐ−ピラー層２０は、層上部のＰ柱上部層２１と層下部のＰ柱下部層２２とを備える。Ｐ柱下部層２２は、後述する放射線（軽イオン）照射によって形成される格子欠陥（結晶欠陥）となっている。
即ち、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０は、図１に示すように、第１導電型のドレイン（Ｎ＋＋基板）層１２と、ドレイン層１２の上面に形成された第１導電型のドリフト層（Ｎ−ピラー層）１３と、を備える。また、このＳＪパワーＭＯＳＦＥＴ１０は、ドリフト層１３の相互間に配置され、Ｐ柱上部層２１とＰ柱下部層（結晶欠陥）２２とからなるＰ−ピラー層２０を備える。Ｐ−ピラー層２０は、例えば、Ｐ柱下部層２２の下面がドレイン層１２の上面に達する深さを有して形成されている。
また、このＳＪパワーＭＯＳＦＥＴ１０は、ドリフト層１３の表面領域に形成され、Ｐ−ピラー層２０のＰ柱上部層２１に接続された第２導電型の拡散領域（Ｐベース領域）１４と、Ｐベース領域１４の表面領域に選択的に形成された第１導電型の拡散領域（Ｎソース領域）１５と、を備える。
また、このＳＪパワーＭＯＳＦＥＴ１０は、Ｎソース領域１５及びＰベース領域１４の一部を含む、ドリフト層１３の上面に、それぞれ絶縁膜（ゲート絶縁膜）１６を介して形成された複数の制御電極（ゲート電極）１７を備える。さらに、このＳＪパワーＭＯＳＦＥＴ１０は、ドレイン層１２の下面に形成された第１の主電極（ドレイン電極）１１と、Ｐベース領域１４及びＮソース領域１５に接合された第２の主電極（ソース電極）１８と、を備える。
なお、図１に示したＳＪパワーＭＯＳＦＥＴ１０においては、説明の便宜上、１つのＰ−ピラー層２０を有した構造を開示しているが、複数のＰ−ピラー層２０を備えていても良い。
また、詳細については後述するが、Ｐ柱下部層２２となる結晶欠陥は、例えば、デバイス構造を完成させた後のデバイス表面側からの放射線照射（軽イオン照射）により形成可能である（所謂、ライフタイム制御技術）。
（特性）
第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０において、Ｐ−ピラー層２０は、Ｐ柱上部層２１の欠陥密度をＤａ、Ｐ柱上部層２１の不純物濃度をＣａとし、Ｐ柱下部層２２の欠陥密度をＤｂ、Ｐ柱下部層２２の不純物濃度をＣｂとした時、
Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
の関係を満足するように構成されている。
具体的には、Ｐ柱上部層２１は、例えば、欠陥密度Ｄａが３×１０６〜５×１０７ｃｍ−３程度とされ、不純物濃度Ｃａが３×１０１５〜５×１０１８ｃｍ−３程度とされている。
一方、Ｐ柱下部層２２は、例えば、欠陥密度Ｄｂが５×１０６〜５×１０１４ｃｍ−３程度とされ、不純物濃度Ｃｂが３×１０１４〜５×１０１７ｃｍ−３程度とされている。
このように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０においては、Ｐ−ピラー層２０の、Ｐ柱下部層２２の欠陥密度ＤｂがＰ柱上部層２１の欠陥密度Ｄａよりも高く、かつ、Ｐ柱下部層２２の不純物濃度ＣｂがＰ柱上部層２１の不純物濃度Ｃａよりも低くなるように形成される。
なお、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０によれば、図２に示すように、Ｐ−ピラー層２０において、Ｐ柱下部層２２の欠陥密度Ｄｂは、中心部２２ｃの欠陥密度Ｄｂｃに比べて、周辺部２２ｊのＰＮジャンクション付近の欠陥密度Ｄｂｊが、より低くなる（Ｄｂｃ＞Ｄｂｊ）。逆に、Ｐ柱下部層２２の不純物濃度Ｃｂは、中心部２２ｃの不純物濃度Ｃｂｃに比べて、周辺部２２ｊのＰＮジャンクション付近の不純物濃度Ｃｂｊが、より高くなる（Ｃｂｃ＜Ｃｂｊ）。
（製造方法）
次に、図３（ａ）及び図３（ｂ）を参照して、ＳＪパワーＭＯＳＦＥＴ１０の製造方法の一例について説明する。なお、図３（ａ）は、デバイス構造の製造プロセスを、図３（ｂ）は、結晶欠陥の形成プロセスを、それぞれ示すＳＪパワーＭＯＳＦＥＴ１０の概略断面図である。
第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の製造に際しては、まず図３（ａ）に示すように、Ｎ型のドレイン層１２上にＮ−型のドリフト層１３をエピタキシャル成長させる。そして、熱酸化によりドリフト層１３の表面にＳｉＯ２膜、Ｓｉ３Ｎ４膜からなるマスク（図示省略）を形成し、そのマスクを、形成しようとするＰ−ピラー層２０に応じてフォトリソグラフィによりパターニングする。その後、ウェットエッチング又は反応性イオンエッチング（ＲＩＥ）法などのドライエッチングにより、ドリフト層１３に対して、ドレイン層１２に達する深さのトレンチ２０ａを形成する。このとき、ドリフト層１３の不純物濃度は約１．５×１０１５ｃｍ−３、厚さは５０μｍ程度であり、トレンチ２０ａの深さは５０μｍ程度となる。
次に、例えばウェットエッチングによってマスクを剥離し、トレンチ２０ａ内にドリフト層１３よりも不純物濃度の高いＰ型のエピタキシャル層を成長させて、Ｐ−ピラー層２０を形成する。その後、Ｐ−ピラー層２０の表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。このときのＰ−ピラー層２０の不純物濃度は、Ｐ柱上部層２１の濃度Ｃａである３×１０１５〜５×１０１８ｃｍ−３程度となり、欠陥密度は、Ｐ柱上部層２１の密度Ｄａである３×１０６〜５×１０７ｃｍ−３程度となる。
次に、Ｐ−ピラー層２０及びドリフト層１３の表面に熱酸化によりＳｉＯ２膜を設け、フォトリソグラフィによりパターニングしてマスク（図示省略）を形成する。そして、所定のイオン注入及び熱拡散を行って、Ｐ−ピラー層２０及びドリフト層１３の表面領域にＰベース領域１４を形成した後、同様の手順で、Ｐベース領域１４の表面領域にＮソース領域１５を形成する。
次に、Ｎソース領域１５及びＰベース領域１４の上面の一部とドリフト層１３の上面とを覆うように、ゲート絶縁膜１６で被覆された、ゲート電極１７を形成する。最後に、デバイス上面のＮソース領域１５及びＰベース領域１４に接合されたソース電極１８と、デバイス下面のドレイン層１２に接合されたドレイン電極１１と、を形成し、図３（ａ）に示したＳＪパワーＭＯＳＦＥＴ１０のデバイス構造が完成する。
デバイス構造が完成すると、例えば図３（ｂ）に示すように、上面のソース電極１８側から、所定の条件により放射線照射を行って、Ｐ−ピラー層２０の層下部を含む、ドリフト層１３の層下部に、２５μｍ厚程度の所望の欠陥層３０を形成する。所望の欠陥層３０を形成するための所定の条件としては、例えば、プロトンＨ＋を加速イオンとし、ドーズ量が１０１０／ｃｍ２〜１０１２／ｃｍ２程度で、加速エネルギーが４．５ＭｅＶ程度とされる。
その後、例えば波長４４５ｎｍの半導体レーザを用い、レーザ出力８．０Ｗでチップの局所領域をアニールすることで、ドリフト層１３の層下部に形成された欠陥層３０を取り除く。これにより、Ｐ−ピラー層２０のＰ柱下部層２２として、欠陥密度Ｄｂが５×１０６〜５×１０１４ｃｍ−３程度とされ、不純物濃度Ｃｂが３×１０１４〜５×１０１７ｃｍ−３程度の、結晶欠陥が形成される。
このようにして、Ｐ−ピラー層２０の層下部にのみ、結晶欠陥の安定化が図られたＰ柱下部層２２を形成させることで、図１に示した構成のＳＪパワーＭＯＳＦＥＴ１０が得られる。
上記したように、ＳＪパワーＭＯＳＦＥＴ１０において、ＳＪ構造のＰ−ピラー層２０に、Ｐ柱下部層２２となる結晶欠陥を形成するようにしている。即ち、Ｐ−ピラー層２０のＰ柱下部層２２は、Ｐ柱上部層２１よりも不純物濃度が低く、かつ、結晶の欠陥密度が高い、結晶欠陥を含んだ構造となっている。これにより、Ｐ−ピラー層２０の上下で不純物の濃度や結晶欠陥の密度に差を設けることができる。そのため、ＳＪパワーＭＯＳＦＥＴ１０のスイッチング速度を短縮できると同時に、Ｐ柱下部層２２での不純物濃度がより低濃度となることで、耐圧のコントロールが容易に可能となる。従って、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０によれば、単にＳＪ構造の上下で不純物濃度や不純物量の総和を異ならせる場合よりも、より一層の、スイッチング速度の高速化と耐圧の安定化とを実現できる。
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓを示すものである。
第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓは、例えば図４に示すように、下面がドレイン層１２の上面に達する深さで形成されたＰ−ピラー層２０の、その中途の部分に、Ｐ柱下部層２２ｓを形成するようにした場合の例である。即ち、ＳＪパワーＭＯＳＦＥＴ１０ｓにおいて、結晶欠陥の下面がドレイン層１２の上面に達しない深さで形成されている。
それ以外の構成は、上述した第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０と同様なので、詳しい説明は省略する。
第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓによっても、上述したように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の場合と同様の効果が期待できる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍを示すものである。
第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍは、例えば図５に示すように、下面がドレイン層１２の上面に達しない深さでＰ−ピラー層２０を形成し、そのＰ−ピラー層２０の層下部にＰ柱下部層２２ｍを形成するようにした場合の例である。
それ以外の構成は、上述した第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０と同様なので、詳しい説明は省略する。
第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍによっても、上述したように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の場合と同様の効果が期待できる。
なお、上記した各実施形態に係るＳＪパワーＭＯＳＦＥＴ１０、１０ｓ、１０ｍは、いずれもパワーＭＯＳＦＥＴに適用した場合を例示したが、これに限定されない。例えば、大電力用半導体装置以外の、ＳＪ構造を有する各種の半導体装置に適用可能である。
また、Ｐ−ピラー層２０を例に、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型とし、Ｎ−ピラー層からなるＳＪ構造を備えた構成とすることもできる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
このように、本発明は、ここでは記載していない様々な実施形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体装置は、ＳＪ構造を有する各種の半導体装置の用途に利用可能である。

Claims (4)

  1. 第１導電型基板と、
    前記第１導電型基板の上面に形成された第１導電型半導体領域と、
    前記第１導電型半導体領域の表面領域に選択的に形成された第２導電型拡散領域と、
    前記第２導電型拡散領域の表面領域に選択的に形成された第１導電型拡散領域と、
    前記第２導電型拡散領域の下部の少なくとも一部に対応し、前記第１導電型半導体領域間に形成された第２導電型柱状層と、
    前記第２導電型拡散領域の上面と、前記第２導電型拡散領域に隣接する前記第１導電型半導体領域の上面、及び、前記第２導電型拡散領域に隣接する前記第１導電型拡散領域の上面の少なくとも一部に、絶縁膜を介して形成された制御電極と、
    前記第１導電型基板の下面に接合された第１の主電極と、
    前記第２導電型拡散領域及び前記第１導電型拡散領域に接合された第２の主電極と、
    を備え、
    前記第２導電型柱状層は、層上部と層下部とを有し、
    前記層上部の欠陥密度をＤａ、前記層上部の不純物濃度をＣａ、前記層下部の欠陥密度をＤｂ、前記層下部の不純物濃度をＣｂとした時、
    Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
    の関係を満足することを特徴とする半導体装置。
  2. 前記第２導電型柱状層は、前記第１導電型基板の上面に達する深さを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記層上部の欠陥密度Ｄａが３×１０６〜５×１０７ｃｍ−３で、
    前記層下部の欠陥密度Ｄｂが５×１０６〜５×１０１４ｃｍ−３であり、
    前記層上部の不純物濃度Ｃａが３×１０１５〜５×１０１８ｃｍ−３で、
    前記層下部の不純物濃度Ｃｂが３×１０１４〜５×１０１７ｃｍ−３である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記層下部の欠陥密度Ｄｂは、前記層下部の中心部の欠陥密度Ｄｂｃに比べて、前記中心部を除く、前記層下部の周辺部の欠陥密度Ｄｂｊがより低く、
    前記層下部の不純物濃度Ｃｂは、前記層下部の中心部の不純物濃度Ｃｂｃに比べて、前記中心部を除く、前記層下部の周辺部の不純物濃度Ｃｂｊがより高い
    ことを特徴とする請求項１又は３に記載の半導体装置。
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