CN112189262A - 半导体装置 - Google Patents
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Abstract
一种具有超级结结构的SJ功率MOSFET(10)，为了实现更进一步的开关速度的高速化和耐压的稳定化，在作为N‑柱层的漂移层(13)之间配置的P‑柱层(20)由P柱上部层(21)和P柱下部层(22)形成，并且在将P柱上部层(21)的缺陷密度设为Da，将P柱上部层(21)的杂质浓度设为Ca，将P柱下部层(22)的缺陷密度设为Db，将P柱下部层(22)的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。
Description
技术领域
本发明涉及具有超级结(Super junction)结构的半导体装置(SJ功率MOSFET)。
背景技术
SJ功率MOSFET通过其SJ结构，作为耐压高且低导通电阻的半导体元件而广为人知(参照专利文献1、2)。
另外，还提出了如下的半导体装置：在SJ结构的肖特基势垒二极管中，具备在整个器件形成的寿命控制区，谋求低电阻、高耐压、反向恢复特性的提高(参照专利文献3)。
在此，作为改善功率MOSFET等半导体功率器件的开关特性的技术，用于形成寿命控制区的技术(寿命控制技术)受到关注。即，寿命控制技术是指对半导体功率器件照射数MeV以上的电子射线或高能量轻离子，将通过该照射产生的晶格缺陷(晶体缺陷)利用于器件特性的改善。
现有技术文献
专利文献
专利文献1：日本特开2007-19146号公报
专利文献2：日本特开2008-258442号公报
专利文献3：日本特开2008-258313号公报
发明内容
发明要解决的问题
然而，上述专利文献1～3都涉及SJ结构的半导体元件(半导体装置)，虽然能够期待大致的低电阻(低导通电阻)化和高耐压化，但是迫切希望更进一步的开关速度的高速化和耐压的稳定化。
本发明的目的在于提供一种能够同时实现更进一步的开关速度的高速化和耐压的稳定化的半导体装置。
用于解决问题的手段
根据本发明的一个方式，提供一种半导体装置，该半导体装置具备：第1导电型衬底；第1导电型半导体区，其形成于上述第1导电型衬底的上表面；第2导电型扩散区，其选择性地形成于上述第1导电型半导体区的表面区域；第1导电型扩散区，其选择性地形成于上述第2导电型扩散区的表面区域；第2导电型柱状层，其与上述第2导电型扩散区的下部的至少一部分对应，并且形成于上述第1导电型半导体区之间；控制电极，其隔着绝缘膜形成于上述第2导电型扩散区的上表面、与上述第2导电型扩散区相邻的上述第1导电型半导体区的上表面以及与上述第2导电型扩散区相邻的上述第1导电型扩散区的上表面的至少一部分；第1主电极，其与上述第1导电型衬底的下表面接合；以及第2主电极，其与上述第2导电型扩散区及上述第1导电型扩散区接合，上述第2导电型柱状层具有层上部及层下部，当将上述层上部的缺陷密度设为Da、将上述层上部的杂质浓度设为Ca、将上述层下部的缺陷密度设为Db、将上述层下部的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。
发明效果
在本发明中，通过使构成超级结结构的柱状(pillar：柱)层的层下部的缺陷密度Db比层上部的缺陷密度Da高，并且使层下部的杂质浓度Cb比层上部的杂质浓度Ca低，能够缩短开关速度并且控制耐压。
附图说明
图1是表示本发明的第1实施方式的SJ功率MOSFET的结构例的概略截面图。
图2是示意性表示图1的SJ功率MOSFET的特性的概略截面图。
图3是为了以图1的SJ功率MOSFET为例说明SJ功率MOSFET的制造方法而示出的概略截面图。
图4是表示本发明的第2实施方式的SJ功率MOSFET的结构例的概略截面图。
图5是表示本发明的第3实施方式的SJ功率MOSFET的结构例的概略截面图。
具体实施方式
下面，参照附图说明本发明的实施方式。在以下的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置和方法，本发明的技术思想并不将构成部件的形状、结构、配置等特定为下述内容。本发明的实施方式可以在权利要求书的范围内进行各种变更。
另外，在以下的实施方式中，作为具有超级结(SJ)结构的半导体装置，例示SJ功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)进行说明。
(第1实施方式)
(结构)
例如图1所示，本发明的第1实施方式的SJ功率MOSFET 10是具备SJ结构的大功率用半导体装置。该SJ功率MOSFET 10具备如下的PN结作为SJ结构：该PN结由作为N-柱层的漂移层(第1导电型半导体区)13和配置在漂移层13之间的柱状P层(以下记作P-柱层)20构成。
P-柱层20具备层上部的P柱上部层21和层下部的P柱下部层22。P柱下部层22成为通过后述的放射线(轻离子)照射而形成的晶格缺陷(晶体缺陷)。
即，如图1所示，第1实施方式的SJ功率MOSFET 10具备第1导电型漏极(N++衬底)层12和在漏极层12的上表面形成的第1导电型漂移层(N-柱层)13。另外，该SJ功率MOSFET 10具备配置在漂移层13的相互之间并且由P柱上部层21和P柱下部层(晶体缺陷)22构成的P-柱层20。P-柱层20例如形成为具有P柱下部层22的下表面到达漏极层12的上表面的深度。
另外，该SJ功率MOSFET 10包括：第2导电型扩散区(P基区)14，其形成在漂移层13的表面区域，与P-柱层20的P柱上部层21连接；以及第1导电型扩散区(N源区)15，其选择性地形成于P基区14的表面区域。
另外，该SJ功率MOSFET 10具备多个控制电极(栅电极)17，该多个控制电极17各自隔着绝缘膜(栅绝缘膜)16形成于包括N源区15及P基区14的一部分的、漂移层13的上表面。此外，该SJ功率MOSFET 10具备：第1主电极(漏电极)11，其形成于漏极层12的下表面；以及第2主电极(源电极)18，其与P基区14及N源区15接合。
此外，在图1所示的SJ功率MOSFET 10中，为了便于说明，公开了具有一个P-柱层20的结构，但也可以具备多个P-柱层20。
另外，成为P柱下部层22的晶体缺陷例如可通过完成器件结构后的来自器件表面侧的放射线照射(轻离子照射)而形成(所谓寿命控制技术)，详细情况将在后面叙述。
(特性)
在第1实施方式的SJ功率MOSFET 10中，P-柱层20构成为，当将P柱上部层21的缺陷密度设为Da、将P柱上部层21的杂质浓度设为Ca、将P柱下部层22的缺陷密度设为Db、将P柱下部层22的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。
具体而言，P柱上部层21例如缺陷密度Da为3×106～5×107cm-3左右，杂质浓度Ca为3×1015～5×1018cm-3左右。
另一方面，P柱下部层22例如缺陷密度Db为5×106～5×1014cm-3左右，杂质浓度Cb为3×1014～5×1017cm-3左右。
这样，在第1实施方式的SJ功率MOSFET 10中，P-柱层20形成为：P柱下部层22的缺陷密度Db比P柱上部层21的缺陷密度Da高，且P柱下部层22的杂质浓度Cb比P柱上部层21的杂质浓度Ca低。
另外，根据第1实施方式的SJ功率MOSFET 10，如图2所示，在P-柱层20中，对于P柱下部层22的缺陷密度Db而言，与中心部22c的缺陷密度Dbc相比，周边部22j的PN结附近的缺陷密度Dbj更低(Dbc>Dbj)。相反，对于P柱下部层22的杂质浓度Cb而言，与中心部22c的杂质浓度Cbc相比，周边部22j的PN结附近的杂质浓度Cbj更高(Cbc<Cbj)。
(制造方法)
接着，参照图3的(a)和图3的(b)，对SJ功率MOSFET 10的制造方法的一例进行说明。另外，图3的(a)是表示器件结构的制造工艺的SJ功率MOSFET 10的概略截面图，图3的(b)是表示晶体缺陷的形成工艺的SJ功率MOSFET 10的概略截面图。
在制造第1实施方式的SJ功率MOSFET 10时，首先，如图3的(a)所示，在N型漏极层12上外延生长N-型漂移层13。而且，通过热氧化在漂移层13的表面形成由SiO2膜、Si3N4膜构成的掩模(省略图示)，根据要形成的P-柱层20通过光刻对该掩模进行构图。然后，通过湿蚀刻或反应性离子蚀刻(RIE)法等干蚀刻，对漂移层13形成到达漏极层12的深度的沟槽20a。此时，漂移层13的杂质浓度约为1.5×1015cm-3，厚度为50μm左右，沟槽20a的深度为50μm左右。
接着，例如通过湿蚀刻剥离掩模，在沟槽20a内生长杂质浓度比漂移层13高的P型外延层，来形成P-柱层20。然后，利用CMP(Chemical Mechanical Polishing：化学机械抛光)法等使P-柱层20的表面平坦化。此时的P-柱层20的杂质浓度成为P柱上部层21的浓度Ca即3×1015～5×1018cm-3左右，缺陷密度成为P柱上部层21的密度Da即3×106～5×107cm-3左右。
接着，通过热氧化在P-柱层20及漂移层13的表面设置SiO2膜，通过光刻进行构图而形成掩模(省略图示)。而且，进行规定的离子注入及热扩散，在P-柱层20及漂移层13的表面区域形成P基区14后，以同样的步骤在P基区14的表面区域形成N源区15。
接着，以覆盖N源区15及P基区14的上表面的一部分和漂移层13的上表面的方式，形成由栅绝缘膜16覆盖的栅电极17。最后，形成与器件上表面的N源区15及P基区14接合的源电极18以及与器件下表面的漏极层12接合的漏电极11，完成图3的(a)所示的SJ功率MOSFET 10的器件结构。
当完成了器件结构时，例如如图3的(b)所示，从上表面的源电极18侧，按照规定的条件进行放射线照射，在包括P-柱层20的层下部的、漂移层13的层下部，形成厚度为25μm左右的所希望的缺陷层30。作为用于形成所希望的缺陷层30的规定条件，例如将质子H+设为加速离子，将剂量设为1010/cm2～1012/cm2左右，将加速能量设为4.5MeV左右。
然后，例如使用波长445nm的半导体激光器通过激光输出8.0W对芯片的局部区域进行退火，除去在漂移层13的层下部形成的缺陷层30。由此，作为P-柱层20的P柱下部层22，形成缺陷密度Db为5×106～5×1014cm-3左右、杂质浓度Cb为3×1014～5×1017cm-3左右的晶体缺陷。
这样，通过仅在P-柱层20的层下部形成实现了晶体缺陷的稳定化的P柱下部层22，可得到图1所示的结构的SJ功率MOSFET 10。
如上所述，在SJ功率MOSFET 10中，在SJ结构的P-柱层20形成作为P柱下部层22的晶体缺陷。即，P-柱层20的P柱下部层22成为与P柱上部层21相比杂质浓度低且晶体的缺陷密度高的包括晶体缺陷的结构。由此，能够在P-柱层20的上下对杂质的浓度、晶体缺陷的密度设置差异。因此，能够缩短SJ功率MOSFET 10的开关速度的同时，P柱下部层22中的杂质浓度变为更低的浓度，从而能够容易地控制耐压。因此，根据第1实施方式的SJ功率MOSFET10，与仅在SJ结构的上下使杂质浓度、杂质量总和不同的情况相比，能够实现更进一步的开关速度的高速化和耐压的稳定化。
(第2实施方式)
图4表示本发明的第2实施方式的SJ功率MOSFET 10s。
例如，如图4所示，第2实施方式的SJ功率MOSFET 10s是在P-柱层20的中途部分形成P柱下部层22s的情况的例子，该P-柱层20以下表面到达漏极层12的上表面的深度形成。即，在SJ功率MOSFET 10s中，将晶体缺陷的下表面形成为不到达漏极层12的上表面的深度。
除此之外的结构与上述第1实施方式的SJ功率MOSFET 10相同，所以省略详细说明。
根据第2实施方式的SJ功率MOSFET 10s，也能够如上所述地期待与第1实施方式的SJ功率MOSFET 10的情况同样的效果。
(第3实施方式)
图5表示本发明的第3实施方式的SJ功率MOSFET 10m。
第3实施方式的SJ功率MOSFET 10m例如如图5所示，是如下情况的例子：以下表面未达到漏极层12的上表面的深度形成P-柱层20，在该P-柱层20的层下部形成P柱下部层22m。
除此之外的结构与上述第1实施方式的SJ功率MOSFET 10相同，所以省略详细说明。
根据第3实施方式的SJ功率MOSFET 10m，也能够如上所述地期待与第1实施方式的SJ功率MOSFET 10的情况同样的效果。
另外，上述各实施方式的SJ功率MOSFET 10、10s、10m都例示了应用于功率MOSFET的情况，但不限于此。例如，可以应用于大功率用半导体装置以外的具有SJ结构的各种半导体装置。
另外，以P-柱层20为例，将第1导电型设为N型，将第2导电型设为P型，但也可以将第1导电型设为P型，将第2导电型设为N型，构成为具备由N-柱层构成的SJ结构。
(其它的实施方式)
如上所述，通过实施方式记载了本发明，但是不应该理解为构成本公开的一部分的论述以及附图限定本发明。根据本公开，本领域技术人员能够明确各种代替实施方式、实施例以及运用技术。
这样，本发明当然包括在此没有记载的各种实施方式等。因此，本发明的技术范围基于上述说明仅由合理的权利要求书的发明特定事项确定。
产业上的可利用性
本发明的半导体装置可利用于具有SJ结构的各种半导体装置的用途。
Claims (4)
1.一种半导体装置，其特征在于，该半导体装置具备：
第1导电型衬底；
第1导电型半导体区，其形成于上述第1导电型衬底的上表面；
第2导电型扩散区，其选择性地形成于上述第1导电型半导体区的表面区域；
第1导电型扩散区，其选择性地形成于上述第2导电型扩散区的表面区域；
第2导电型柱状层，其与上述第2导电型扩散区的下部的至少一部分对应，并且形成于上述第1导电型半导体区之间；
控制电极，其隔着绝缘膜形成于上述第2导电型扩散区的上表面、与上述第2导电型扩散区相邻的上述第1导电型半导体区的上表面、以及与上述第2导电型扩散区相邻的上述第1导电型扩散区的上表面的至少一部分；
第1主电极，其与上述第1导电型衬底的下表面接合；以及
第2主电极，其与上述第2导电型扩散区及上述第1导电型扩散区接合，
上述第2导电型柱状层具有层上部及层下部，
当将上述层上部的缺陷密度设为Da、将上述层上部的杂质浓度设为Ca、将上述层下部的缺陷密度设为Db、将上述层下部的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第2导电型柱状层具有到达上述第1导电型衬底的上表面的深度。
3.根据权利要求1所述的半导体装置，其特征在于，
上述层上部的缺陷密度Da为3×106～5×107cm-3，
上述层下部的缺陷密度Db为5×106～5×1014cm-3，
上述层上部的杂质浓度Ca为3×1015～5×1018cm-3，
上述层下部的杂质浓度Cb为3×1014～5×1017cm-3。
4.根据权利要求1或3所述的半导体装置，其特征在于，
对于上述层下部的缺陷密度Db而言，与上述层下部的中心部的缺陷密度Dbc相比，上述层下部的除了上述中心部以外的周边部的缺陷密度Dbj更低，
对于上述层下部的杂质浓度Cb而言，与上述层下部的中心部的杂质浓度Cbc相比，上述层下部的除了上述中心部以外的周边部的杂质浓度Cbj更高。
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