CN111916502B - 一种具有高掺杂层的分裂栅功率mosfet器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种具有高掺杂层的分裂栅功率MOSFET器件及其制备方法，属于半导体器件领域，解决了现有技术无法在提高击穿电压的同时进一步降低器件通态电阻的问题。MOSFET器件导通区包括若干个周期性排列的原胞，每个原胞均包括沟槽、屏蔽电极和沟槽栅电极；沟槽设于半导体衬底的外延层中；屏蔽电极设于沟槽中，沟槽栅电极设置于沟槽顶部；屏蔽电极、沟槽栅电极均采用第二导电类型材料；外延层采用第一导电类型材料，包括依次层叠于半导体衬底上的、掺杂类型相同的第一外延层、第二外延层和第三外延层；第一外延层与第三外延层的掺杂浓度相同且均低于第二外延层的掺杂浓度。该MOSFET器件在提高击穿电压的同时进一步降低了器件的导通电阻，提高了器件的FOM值。

Description

一种具有高掺杂层的分裂栅功率MOSFET器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种具有高掺杂层的分裂栅功率MOSFET器件及其制备方法。
背景技术
随着电力电子系统的发展，功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)器件由于其优异的性能扮演的角色越来越重要，成为微电子领域中不可替代的重要器件之一。但是由于“硅限”的存在，严重阻碍了功率MOSFET器件的发展。
B.J.Baliga于1997年报道了一种利用电荷平衡效应来降低导通电阻的电荷耦合功率MOSFET，人称为分裂栅沟槽MOSFET。这种结构可以极大地降低器件的导通电阻，然而这种结构的漂移区电场分布却并不是非常的理想。这种情况在60～200V的范围内表现得尤为明显，导致器件的击穿电压无法继续提高，因此如何调节漂移区电场的分布，在提高击穿电压的同时进一步降低器件的通态电阻成为一个急需要解决的问题。
发明内容
鉴于上述的分析，本发明旨在提供一种具有高掺杂层的分裂栅功率MOSFET器件及其制备方法，用以解决现有技术无法在提高击穿电压的同时进一步降低器件的通态电阻的问题。
本发明的目的主要是通过以下技术方案实现的：
一方面，本发明提供了一种具有高掺杂层的分裂栅功率MOSFET器件，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极和沟槽栅电极；其中，
所述沟槽，设置于半导体衬底的外延层中；
所述屏蔽电极设置于所述沟槽中，所述沟槽栅电极设置于所述沟槽的顶部；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料；
所述外延层采用第一导电类型材料，包括依次层叠于所述半导体衬底上的、掺杂类型相同的第一外延层、第二外延层和第三外延层；所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度。
本发明有益效果如下：通过在外延层中设置一层高掺杂层(第二外延层)，能够起到调节沟槽内的电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压的作用。MOSFET在反向偏置状态下，屏蔽电极通过屏蔽介质层对漂移区进行横向耗尽，使得现MOSFET的耐压能力提高；击穿电压能够达到240V，较普通结构200V的击穿电压，提升20％左右，且由于提高了外延层掺杂浓度，进一步降低了器件的导通电阻，提高了器件的FOM值。
在上述方案的基础上，本发明还做了如下改进：
进一步，所述沟槽贯穿所述第三外延层、第二外延层并部分进入所述第一外延层；
所述屏蔽电极设置于所述沟槽的中下部，所述屏蔽电极的底部低于所述第二外延层的底部，所述屏蔽电极的顶部高于所述第二外延层的顶部。
采用上述进一步方案的有益效果是：通过上述设置，可以充分发挥高掺杂层的作用，使得高掺杂的第二外延层能够最佳地调节沟槽内的电场分布。
进一步，所述第一外延层的厚度为8～10um，掺杂浓度为1.8～2.0*1015cm-3；所述第二外延层的厚度为4～5um，掺杂浓度为1.8～2.0*1016cm-3；所述第三外延层的厚度为3～4um。
采用上述进一步方案的有益效果是：按照以上方式设置的外延层的厚度和掺杂浓度，在提高击穿电压的同时，导通电阻明显下降；同时能够节省器件的设计时间，利用较小的芯片面积开销达到击穿电压、导通电阻的最优值。
进一步，每个所述原胞还包括沟道区、漂移区、第一导电类型的源区；其中，
所述沟道区，对称设置于所述沟槽栅电极两侧，由所述外延层上经离子注入形成的第二导电类型阱区组成；所述阱区位于所述第三外延层中；
所述漂移区，设置于所述沟道区下方，由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
所述源区，设置于所述沟道区上方，与所述沟道区表面接触，并从所述源区引出源极；所述源区位于所述第三外延层中。
采用上述进一步方案的有益效果是：上述工艺步骤的方案是经过大量试验总结得到的，将该工艺步骤直接应用能够缩短器件的制造周期和成本。
进一步，所述第一导电类型为N型，第二导电类型为P型；或者，所述第一导电类型为P型，第二导电类型为N型。
本发明还提供了一种具有高掺杂层的分裂栅功率MOSFET器件的制备方法，步骤如下：
在半导体衬底上依次淀积第一导电类型的第一外延层、第二外延层和第三外延层，所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度；
制备沟槽，所述沟槽贯穿所述第三外延层和第二外延层、并部分进入所述第一外延层；
在所述沟槽内制备屏蔽电极，在所述沟槽顶部制备沟槽栅电极；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料。
本发明有益效果如下：本实施例提供的制备方法获得的具有高掺杂层的分裂栅功率MOSFET器件在不影响该器件其他电学性能的同时，通过在外延层中设置一层高掺杂层(第二外延层)，能够起到调节沟槽内的电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压的作用。MOSFET在反向偏置状态下，屏蔽电极通过屏蔽介质层对漂移区进行横向耗尽，使得现MOSFET的耐压能力提高；击穿电压能够达到240V，较普通结构200V的击穿电压，提升20％左右，且由于提高了外延层掺杂浓度，进一步降低了器件的导通电阻，提高了器件的FOM值。
在上述方案的基础上，本发明还做了如下改进：
进一步，在所述沟槽两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；所述阱区位于所述第三外延层中；
在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触，所述源区位于所述第三外延层中。
采用上述进一步方案的有益效果是：考虑到高掺杂层的主要作用是调节器件中部漂移区的电场，对阱区的影响较小，因此，将阱区设置于第三外延层即可满足要求；同时，这种设置方式无需对阱注入剂量和能量进行重新设计，节省了设计时间、降低了器件制造的成本。
进一步，所述在所述沟槽内制备屏蔽电极，在所述沟槽顶部制备沟槽栅电极，包括：
在所述沟槽的侧壁和底部沉积第一层介质材料，形成屏蔽介质层；
在所述屏蔽介质层上沉积第二导电类型材料，并回刻至所述沟槽的中下部，形成屏蔽电极；
在所述屏蔽电极上沉积第二层介质材料，并回刻至深于阱区的位置，形成栅极间隔离介质层；
在所述栅极间隔离介质层顶部的所述沟槽侧面热氧化生长第三层介质材料，形成栅介质层；
在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质层和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层。
采用上述进一步方案的有益效果是：上述工艺步骤的方案是经过大量试验总结得到的，将该工艺步骤直接应用能够缩短器件的制造周期和成本。
进一步，所述屏蔽介质层的厚度为1.0～1.2um；所述栅介质层的厚度设置为50～80nm。
采用上述进一步方案的有益效果是：上述厚度设置是经过大量试验总结得到的，较厚的屏蔽介质层可以保证击穿电压达到预期值，较薄的栅介质层则可以增强栅极对器件的控制能力，保证器件的阈值电压达到预期值。
进一步，所述第一层介质材料、第二层介质材料、第三层介质材料采用二氧化硅或氮化硅。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书、权利要求书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为本发明实施例1中具有高掺杂层的分裂栅功率MOSFET器件结构示意图；
图2为本发明实施例1中多个原胞形成的分裂栅功率MOSFET器件结构示意图；
图3为本发明实施例2中具有高掺杂层的分裂栅功率MOSFET器件的制备方法流程图。
附图标记：
101-第一外延层；102a、102b-第二外延层；103-第三外延层；104-屏蔽介质层；105-屏蔽电极；106-沟槽栅电极；107-沟道区；108-源区；109-层间层；110-正面金属层；111-栅介质层。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
实施例1
本发明的一个具体实施例，公开了一种具有高掺杂层的分裂栅功率MOSFET器件，如图1所示，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极105和沟槽栅电极106。其中，所述沟槽，设置于第一导电类型半导体衬底的外延层中；所述屏蔽电极设置于所述沟槽中，所述沟槽栅电极设置于所述沟槽的顶部；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料，彼此之间通过介质层隔离；所述外延层采用第一导电类型材料，包括依次层叠于所述半导体衬底上的、掺杂类型相同的第一外延层101、第二外延层(102a、102b)和第三外延层103；所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度。
与现有技术相比，本实施例提供的具有高掺杂层的分裂栅功率MOSFET器件，通过在外延层中设置一层高掺杂层(第二外延层)，能够起到调节沟槽内的电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压的作用。MOSFET在反向偏置状态下，屏蔽电极通过屏蔽介质层对漂移区进行横向耗尽，使得现MOSFET的耐压能力提高；击穿电压能够达到240V，较普通结构200V的击穿电压，提升20％左右，且由于提高了外延层掺杂浓度，进一步降低了器件的导通电阻，提高了器件的FOM值。
为了使得高掺杂的第二外延层能够最佳地调节沟槽内的电场分布，优选地，将所述沟槽贯通整个高掺杂的第二外延层，即贯穿所述第三外延层、第二外延层并部分进入所述第一外延层中。
同时，为了更好地调节漂移区中的电场分布，优选地，所述屏蔽电极的底部低于所述第二外延层的底部，所述屏蔽电极的顶部高于所述第二外延层的顶部。
优选地，本实施例还提供了一种外延层厚度和掺杂浓度的优化选择参数，具体为：所述第一外延层的厚度为8～10um，掺杂浓度为1.8～2.0*1015cm-3；所述第二外延层的厚度为4～5um，掺杂浓度为1.8～2.0*1016cm-3；所述第三外延层的厚度为3～4um。
经过大量实验表明，按照以上方式设置的外延层的厚度和掺杂浓度，整个外延层的掺杂浓度较高，整体导通电阻进一步降低；实施时，上述厚度、掺杂浓度的分裂栅功率MOSFET器件的击穿电压为240V左右、导通电阻为6～7mΩ，当配合调整其他设计指标(如沟槽宽度、屏蔽介质层厚度、栅介质层厚度)时，导通电阻会进一步下降；而现有普通器件得击穿电压为200V、导通电阻为7～8mΩ。因此，本实施例中的分裂栅功率MOSFET器件具备更优的性能。本实施例中的分裂栅功率MOSFET器件在反向偏置状态下，屏蔽电极通过介质层对漂移区进行横向耗尽，并实现所述分裂栅功率MOSFET器件耐压能力的提高。在分裂栅功率MOSFET器件的耐压要求确定的条件下，通过设置具有高掺杂层的外延层，提高击穿电压的同时，降低了导通电阻，提高器件的FOM值。
考虑到目前对芯片的小型化要求越来越高，为了降低硬件成本，以较小的芯片面积达到预期效果，沟槽宽度优选为2.6～2.8um。
优选地，每个所述原胞还包括沟道区107、漂移区、第一导电类型的源区108；其中，所述沟道区，对称设置于所述沟槽栅电极两侧，由所述外延层上经离子注入形成的第二导电类型阱区组成；所述阱区位于所述第三外延层中；所述漂移区，设置于所述沟道区下方，由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；所述源区，设置于所述沟道区上方，与所述沟道区表面接触；所述源区位于所述第三外延层中。
可选地，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；即可通过选择不同导电类型得到不同类型的屏蔽栅功率MOSFET器件；当第一导电类型为N型，第二导电类型为P型，得到的屏蔽栅功率MOSFET器件为N型器件；当第一导电类型为P型，第二导电类型为N型，得到的屏蔽栅功率MOSFET器件为P型器件。
优选地，所述半导体衬底可采用硅材料中的至少一种。所述第一导电类型的外延层可采用硅外延层。屏蔽电极、沟槽栅电极采用金属钨硅或多晶硅中的至少一种。优选地，介质层采用氧化物、碳化硅材料中的至少一种。
优选地，本实施还给出了两种优选的材料设置方式，具体为：
(1)衬底选择As砷，外延层为P型(磷)，沟道区选择注入的离子为硼(B)，源区选择注入的离子为砷(As)；(2)衬底和外延层选择硼(B)，沟道区选择注入的离子为磷(P)，源区选择注入的离子为二氧化硼(BF2)。上述关于导电类型以及电极材料的设置是经过大量试验总结得到的，将其直接应用能够缩短器件设计周期和成本。
优选地，所述MOSFET器件还包括层间层、正面金属层和背面金属层；其中，利用层间层109将所有原胞覆盖，并在所述层间层中设置接触孔(未示出)；在所述层间层上设置正面金属层110，所述正面金属层通过层间层中的接触孔与所有原胞的源区接触，并统一引出所有原胞的源极；在半导体衬底背面设置背面金属层(未示出)，形成各原胞的漏区，通过背面金属层统一引出所有原胞的漏极，从而节省加工工序和成本。此外，MOSFET器件还需将栅极引出，实际操作时，沟槽栅电极有一部分未覆盖正面金属层，而裸露在空气中，通过所述裸露的正面金属层部分引出MOSFET器件的栅极。多个原胞形成的MOSFET器件如图2所示。实施时，在栅极加一定电压，当达到阈值电压时，沟道区会形成沟道，此时在漏极施加电压，源漏极之间就会有电流通过，器件导通。
实施例2
本发明的另一个具体实施例，公开了一种制备实施例1所述具有高掺杂层的分裂栅功率MOSFET器件的方法，流程图如图3所示，步骤如下：
步骤S1：在半导体衬底上依次淀积第一导电类型的第一外延层、第二外延层和第三外延层，所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度；
步骤S2：制备沟槽，所述沟槽贯穿所述第三外延层和第二外延层、并部分进入所述第一外延层；
形成沟槽的方式有很多，本实施例具体通过光刻刻蚀工艺形成沟槽；
步骤S3：在所述沟槽内制备屏蔽电极，在所述沟槽顶部制备沟槽栅电极；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料。
与现有技术相比，本实施例提供的制备方法获得的具有高掺杂层的分裂栅功率MOSFET器件在不影响该器件其他电学性能的同时，通过在外延层中设置一层高掺杂层(第二外延层)，能够起到调节沟槽内的电场分布、在不增加通态电阻的情况下进一步提高器件的击穿电压的作用。MOSFET在反向偏置状态下，屏蔽电极通过屏蔽介质层对漂移区进行横向耗尽，使得现MOSFET的耐压能力提高；击穿电压能够达到240V，较普通结构200V的击穿电压，提升20％左右，且由于提高了外延层掺杂浓度，进一步降低了器件的导通电阻，提高了器件的FOM值。
优选地，所述步骤S3进一步包括：
步骤S31：在所述沟槽的侧壁和底部沉积第一层介质材料，形成屏蔽介质层104；将屏蔽介质层的厚度设置为1.0～1.2um，利用较厚的屏蔽介质层能够保证击穿电压达到预期值；具体实施时，在沟槽侧壁和底部沉积预设厚度的第一层介质材料，若沉积的第一层介质材料超过预设厚度，则利用回刻刻蚀掉多余的第一层介质材料，使其满足预设厚度；
步骤S32：在所述屏蔽介质层上沉积第二导电类型材料，并回刻至所述沟槽的中下部，形成屏蔽电极；
步骤S33：在所述屏蔽电极上沉积第二层介质材料，并回刻至深于阱区的位置，形成栅极间隔离介质层；这样做的好处在于，可以得到较小的转移电容，增强了器件的动态特性；
步骤S34：在所述栅极间隔离介质层顶部的所述沟槽侧面热氧化生长第三层介质材料，形成栅介质层111；可将栅介质层的厚度设置为50～80nm；通过采用较薄的栅介质层，能够明显增强栅极对器件的控制能力，保证器件的阈值电压达到预期值。
步骤S35：在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质层和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层。
上述工艺步骤的方案是经过大量试验总结得到的，将该工艺步骤直接应用能够缩短器件的制造周期和成本。
优选地，所述第一层介质材料、第二层介质材料、第三层介质材料均采用二氧化硅或氮化硅；采用化学气相沉积工艺沉积第一层介质材料、第二层介质材料，这种工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本；需要说明的是，本实施例中的栅极间隔离介质层亦称为屏蔽介质层。
优选地，分裂栅功率MOSFET器件的制备方法还包括如下步骤：
步骤S4：在所述沟槽栅电极两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；考虑到高掺杂层的主要作用是调节器件中部漂移区的电场，对阱区的影响较小，因此，将阱区设置于第三外延层即可满足要求；同时，这种设置方式无需对阱注入剂量和能量进行重新设计，节省了设计时间、降低了器件制造的成本。可选地，通过离子注入方式形成沟道区；
步骤S5：在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
步骤S6：在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触，且所述源区也位于所述第三外延层中；可通过离子注入方式形成源区；
优选地，采用步骤S1-S6，能够得到周期性排列的多个原胞，并获得分裂栅功率MOSFET器件的导通区结构。通过这种工艺步骤，可快速、方便地获得具有多个原胞的屏蔽栅功率MOSFET器件。
得到分裂栅功率MOSFET器件的导通区后，继续执行以下操作，得到整个分裂栅功率MOSFET器件：
步骤S7：在所述多个原胞结构上方覆盖层间层，所述层间层中设有接触孔；在所述层间层上设置正面金属层；
所述正面金属层通过层间层中的接触孔与所有原胞的源区接触，并统一引出所有原胞的源极；
步骤S8：在半导体下方设置背面金属层，形成各原胞的漏区，通过背面金属层统一引出所有原胞的漏极。
此外，MOSFET器件还需将栅极引出，实际操作时，沟槽栅电极有一部分未覆盖正面金属层，而裸露在空气中，通过所述裸露的正面金属层部分引出MOSFET器件的栅极。
上述工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本。
上述器件实施例和方法实施例，基于相同的原理，其相关之处可相互借鉴，且能达到相同的技术效果。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种具有高掺杂层的分裂栅功率MOSFET器件，其特征在于，所述MOSFET器件的导通区包括若干个周期性排列的原胞，每个所述原胞均包括沟槽、屏蔽电极和沟槽栅电极；其中，
所述沟槽，设置于半导体衬底的外延层中；
所述屏蔽电极设置于所述沟槽中，所述沟槽栅电极设置于所述沟槽的顶部；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料；所述屏蔽电极、所述沟槽栅电极之间通过介质层隔离；
所述外延层采用第一导电类型材料，包括依次层叠于所述半导体衬底上的、掺杂类型相同的第一外延层、第二外延层和第三外延层；所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度；
所述沟槽贯穿所述第三外延层、第二外延层并部分进入所述第一外延层；
所述屏蔽电极设置于所述沟槽的中下部，所述屏蔽电极的底部低于所述第二外延层的底部，所述屏蔽电极的顶部高于所述第二外延层的顶部。
2.根据权利要求1所述的具有高掺杂层的分裂栅功率MOSFET器件，其特征在于，
所述第一外延层的厚度为8～10um，掺杂浓度为1.8～2.0*1015cm-3；
所述第二外延层的厚度为4～5um，掺杂浓度为1.8～2.0*1016cm-3；
所述第三外延层的厚度为3～4um。
3.根据权利要求1所述的具有高掺杂层的分裂栅功率MOSFET器件，其特征在于，每个所述原胞还包括沟道区、漂移区、第一导电类型的源区；其中，
所述沟道区，对称设置于所述沟槽栅电极两侧，由所述外延层上经离子注入形成的第二导电类型阱区组成；所述阱区位于所述第三外延层中；
所述漂移区，设置于所述沟道区下方，由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
所述源区，设置于所述沟道区上方，与所述沟道区表面接触，并从所述源区引出源极；所述源区位于所述第三外延层中。
4.根据权利要求1-3中任一项所述的具有高掺杂层的分裂栅功率MOSFET器件，其特征在于，
所述第一导电类型为N型，第二导电类型为P型；或者，所述第一导电类型为P型，第二导电类型为N型。
5.一种具有高掺杂层的分裂栅功率MOSFET器件的制备方法，其特征在于，步骤如下：
在半导体衬底上依次淀积第一导电类型的第一外延层、第二外延层和第三外延层，所述第一外延层与第三外延层的掺杂浓度相同且均低于所述第二外延层的掺杂浓度；
制备沟槽，所述沟槽贯穿所述第三外延层和第二外延层、并部分进入所述第一外延层；
在所述沟槽内制备屏蔽电极，在所述沟槽顶部制备沟槽栅电极；所述屏蔽电极、所述沟槽栅电极均采用第二导电类型材料；
所述在所述沟槽内制备屏蔽电极，包括：
在所述沟槽的侧壁和底部沉积第一层介质材料，形成屏蔽介质层；
在所述屏蔽介质层上沉积第二导电类型材料，并回刻至所述沟槽的中下部，形成屏蔽电极。
6.根据权利要求5所述的具有高掺杂层的分裂栅功率MOSFET器件的制备方法，其特征在于，
在所述沟槽两侧对称设置沟道区，所述沟道区由所述第一导电类型的外延层上的第二导电类型阱区组成；所述阱区位于所述第三外延层中；
在所述沟道区下方设置漂移区，所述漂移区由从所述沟道区底部至半导体衬底之间的第一导电类型的外延层组成；
在所述沟道区上方设置第一导电类型的源区，所述源区与所述沟道区表面接触，所述源区位于所述第三外延层中。
7.根据权利要求6所述的具有高掺杂层的分裂栅功率MOSFET器件的制备方法，其特征在于，在所述沟槽顶部制备沟槽栅电极，包括：
在所述屏蔽电极上沉积第二层介质材料，并回刻至深于阱区的位置，形成栅极间隔离介质层；
在所述栅极间隔离介质层顶部的所述沟槽侧面热氧化生长第三层介质材料，形成栅介质层；
在所述沟槽顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质层和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质层。
8.根据权利要求7所述的具有高掺杂层的分裂栅功率MOSFET器件的制备方法，其特征在于，
所述屏蔽介质层的厚度为1.0～1.2um；
所述栅介质层的厚度设置为50～80nm。
9.根据权利要求7所述的具有高掺杂层的分裂栅功率MOSFET器件的制备方法，其特征在于，所述第一层介质材料、第二层介质材料、第三层介质材料采用二氧化硅或氮化硅。
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