CN110190124A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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儿玉一隆
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Abstract

提供了半导体装置和半导体装置的制造方法，在具有场板的半导体装置和半导体装置的制造方法中抑制由于沟槽底部的电场集中所致的耐压的降低。半导体装置具备：第1导电类型的第1半导体层；设置在第1半导体层上的与第1导电类型不同的导电类型的第2导电类型的第2半导体层；在第2半导体层的表面形成的第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与杂质区、第2半导体层和第1半导体层相接；以及第2电极，其隔着第2绝缘膜与第1电极相接并且隔着第3绝缘膜与第1半导体层相接，并且在隔着第3绝缘膜与第1半导体层相接的上部和隔着第3绝缘膜与第1半导体层相接的下部的边界具有PN接合。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明是涉及半导体装置和半导体装置的制造方法、特别地涉及高耐压半导体装置以及高耐压半导体装置的制造方法的发明。
背景技术
在高耐压半导体装置中，存在耐压的提高和导通电阻的降低成为问题的情况。作为实现高耐压半导体装置的高耐压化和低导通电阻化的方法，提出了嵌入场板构造。在嵌入场板构造中，在漂移层设置沟槽，使嵌入在沟槽内的场板的电位固定，通过使耗尽层从沟槽侧壁起延伸到漂移层内来使漂移层内完全耗尽而实现高耐压。
以往，已知在作为以高耐压化为目的的场板构造的半导体装置的文献例如专利文献1中公开的半导体装置。在专利文献1中公开的半导体装置中，在N型漂移区的表面层选择性地设置有P型阱区和N+型源极层区，设置有与N+型源极层区相接并且贯通P型阱区而到达N型漂移区的沟槽，在该沟槽的内部隔着第1绝缘膜设置有场板。此外，在沟槽的内部在场板的上方隔着第2绝缘膜设置有栅极电极，第1绝缘膜具有第2绝缘膜的膜厚以上的厚度，在N型漂移区的内部设置有从沟槽的角部起跨底面而覆盖沟槽的底面的N型低浓度区。即，在专利文献1的半导体装置中，通过在沟槽的底面附近设置N型低浓度区来促进耗尽层在沟槽底面附近的延伸，缓和电场，由此防止耐压降低。
此外，已知在作为场板构造的半导体装置的另外的文献例如专利文献2中公开的半导体装置。在专利文献2中公开的半导体装置中，在N+型半导体基板的第2面侧具备N型漂移层和P型基底层，设置有贯通P型基底层而到达N型漂移层的沟槽。而且，在沟槽内嵌入有沟槽内源极电极和栅极电极。该沟槽内源极电极被固定为外部源极电极的电位。当向N+型半导体电极的第1面侧的漏极电极20施加电压时，沟槽内的场板氧化膜成为电容组成而积累电荷。
其结果是，耗尽层从沟槽的侧壁扩展，使N型漂移层内完全耗尽，由此使N型漂移层的电位梯度均匀化，缓和P型基底层、N型漂移层的界面的电场集中。由此能够提高N型漂移层的杂质浓度，能够在维持耐压的同时实现低导通电阻化。
现有技术文献
专利文献
专利文献1：日本特开2011-258834号公报
专利文献2：日本特开2013-214551号公报。
发明内容
发明要解决的问题
然而，在专利文献1的半导体装置中，在沟槽生成后向沟槽底面注入杂质之后，通过热处理形成N型低浓度区。因此，发生在向沟槽底面的杂质注入时产生的注入量的偏差、或者由于在之后的工序中的热处理中杂质被引入到沟槽底面的第1绝缘膜内所致的N型低浓度区的杂质浓度的变化。其结果是，产生了控制耗尽层的延伸的N型低浓度区的杂质浓度的控制变得困难、所制造的制品的耐压有偏差（耐压的再现性低）这样的问题。
另一方面，在专利文献2的半导体装置中，当施加漏极电压时，电场容易集中到沟槽底部，在电压规格高的情况下，难以得到期望的耐压。即，存在在沟槽底部容易发生电场集中而击穿这样的问题。为了解决这样的问题，需要在不损害作为沟槽的场板的功能的情况下使沟槽底部的绝缘膜所遭受的电位差减小。
本发明是鉴于上述问题而作出的发明，其目的在于，在具有场板的半导体装置和半导体装置的制造方法中，提供抑制由于沟槽底部的电场集中所致的耐压的降低的半导体装置和半导体装置的制造方法。
用于解决问题的方案
本发明的半导体装置是具备如下的半导体装置：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接的第1电极；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。
另一方面，本发明的半导体装置的制造方法是包括如下的制造方法：在半导体基板的主面上形成第1导电类型的第1半导体层的工序；在所述第1半导体层的内部形成第1开口部的工序；在所述第1开口部的底面部和侧壁部对绝缘膜进行成膜而形成凹部的工序；在所述凹部的底面部形成所述第1导电类型的第1电极的工序；在所述第1电极的上部形成与第1导电类型不同的导电类型的第2导电类型的第2电极的工序；在所述绝缘膜的内部形成第3电极的工序；在所述第1开口部的周围的所述第1半导体层形成所述第2导电类型的第2半导体层的工序；以及在所述第2半导体层的上部形成所述第1导电类型的杂质区的工序。
发明效果
根据本发明，起到如下这样的效果：在具有场板的半导体装置和半导体装置的制造方法中，提供抑制由于沟槽底部的电场集中所致的耐压的降低的半导体装置和半导体装置的制造方法。
附图说明
图1是第1实施方式的半导体装置的截面图。
图2是示出第1实施方式的半导体装置的制造工序的截面图。
图3是第1实施方式的变形例的半导体装置的截面图。
图4是第2实施方式的半导体装置的截面图。
图5是示出第2实施方式的半导体装置的制造工序的截面图。
图6是示出第3实施方式的半导体装置的制造工序的截面图。
图7是示出第4实施方式的半导体装置的制造工序的截面图。
图8是示出第5实施方式的半导体装置的制造工序的截面图。
图9是示出第6实施方式的半导体装置的制造工序的截面图。
具体实施方式
以下，参照附图来详细地说明本发明的实施方式。在本实施方式的半导体装置和半导体装置的制造方法中，作为提高耐压的构造，采用如下结构：在场板的端部设置PN接合二极管而产生由于反向偏置所致的电压下降，由此缓和沟槽底部的电场集中。即，根据本实施方式的半导体装置和半导体装置的制造方法，成为能够通过在场板的底部具有PN接合来仅在场板的端部产生电压下降而抑制耐压降低。此外，由于N-型漂移层内的杂质分布变得均匀，因此再现性高而成为能够确保稳定的耐压。
［第1实施方式］
参照图1和图2来说明本实施方式的半导体装置10。在本实施方式中，作为基板的一个示例，使用N型硅基板（参照图2）。如图1所示，半导体装置10具备漏极电极212、N+型漏极层201、N-型漂移层202、P型主体层203、N+型源极层204、导电电极205、栅极电极206、绝缘膜207、P型场板208、N型场板209、源极电极211而构成。源极电极211经由导电电极205连接到N+型源极层204，漏极电极212连接到N+型漏极层201。即，半导体装置10被构成为具有纵型场板构造的纵型MOS FET（Field Effect Transistor：场效应晶体管）。再有，附加到N的“+”意味着是与未附加“+”的层相比更高的杂质浓度，附加到N的“-”意味着是与未附加“-”的层相比更低的杂质浓度。
N-型漂移层202是在导通状态下成为电流的流动路径、在断开状态下主要担负耐压的区域。即，在N-型漂移层202中在施加反向电压时耗尽层扩张而保持耐受电压。P型主体层203具有P型阱的功能。绝缘膜207具有将栅极电极206与源极电极211、漏极电极212分离的功能。
本实施方式的嵌入型的场板214与栅极电极206一起嵌入在形成于N型硅基板的沟槽213的内部，周围被绝缘膜207覆盖。场板214具备由添加有P型杂质的多晶硅形成的P型场板208和由添加有N型杂质的多晶硅形成的N型场板209。而且，P型场板208和N型场板209相接地形成，其结果是，在靠近场板214的下端部一侧形成有PN接合二极管。再有，P型场板208被设为与N+型源极层204的电位相同的电位（被短接于N+型源极层204）。
接着，参照图2来说明半导体装置10的制造方法。
首先，准备以N型硅为材料的半导体基板12，形成N+型漏极层301、N-型漂移层302。
接着，使用转印成沟槽的图案的掩模来在N-型漂移层302内形成沟槽311。作为该掩模的材料，例如使用氧化硅（图2（a））。沟槽311的宽度例如设为从1.0至1.5μm，沟槽311的深度例如设为从5至6μm。
接着，在半导体基板12的表面、沟槽311的侧壁和底部对绝缘膜303进行成膜（图2（b））。作为绝缘膜303，例如使用热绝缘膜、LP-TEOS（Low Pressure TetraethylOrthosilicats，低压四乙氧基硅烷）膜。
接着，向沟槽311的内部填充由N型多晶硅形成的N型多晶硅层304。此时，使得为沟槽311被多晶硅完全嵌入（图2（c））。
接着，回蚀并除去N型多晶硅层304，使其仅残存在沟槽311的底部（图2（d））。
接着，向沟槽311的内部填充由P型多晶硅形成的P型多晶硅层305。此时，使得为沟槽311被多晶硅完全嵌入（图2（e））。
接着，将P型多晶硅层305回蚀直到与半导体基板12的表面（主面）相同的位置（图2（f））。由N型多晶硅层304和P型多晶硅层305形成本实施方式的场板313。
接着，回蚀并除去绝缘膜303的一部分，形成栅极沟槽306。此时的回蚀从半导体基板12的表面（主面）起对绝缘膜303进行直到例如1.0～1.2μm的深度，残留绝缘膜303的一部分（图2（g））。
接着，在半导体基板12的表面（主面）、栅极沟槽306的侧壁和底部对栅极氧化膜307进行成膜，之后向栅极沟槽306填充多晶硅308（图2（h））。
接着，回蚀多晶硅308直到与半导体基板12的表面（主面）相比更低的位置，形成栅极电极312（图2（i））。
接着，使用反转于沟槽311的图案的掩模来从半导体基板12的表面（主面）注入P型杂质（例如硼等），进而进行热扩散，形成P型主体层309（图2（i））。
接着，使用反转于沟槽311的图案的掩模来从半导体基板12的表面（主面）注入N型杂质（例如砷等），进而进行热扩散，形成N+型源极层310（图2（i）。
经过以上的制造工序，制造了本实施方式的半导体装置10。再有，图2（i）中的N-型漂移层302、P型主体层309、N+型源极层310、栅极电极312、绝缘膜303、P型多晶硅层305、N型多晶硅层304、场板313的每个相当于图1所示的N-型漂移层202、P型主体层203、N+型源极层204、栅极电极206、绝缘膜207、P型场板208、N型场板209、场板214。
如以上详述的那样，在本实施方式的半导体装置和半导体装置的制造方法中，使用向嵌入型的场板214导入有杂质的多晶硅。此外，在P型场板208的端部设置有N型场板209。其结果是，场板214构成PN接合二极管。此时，P型场板208短接于N+型源极层204的电位。
然后，使图1所示的由场板214的P型场板208形成的多晶硅电极接地（连接到地（GND）），在向漏极电极212施加正电压的情况下，由位于场板214的端部的N型场板209形成的多晶硅电极取在GND与施加到漏极电极212的正电压之间的电位。因此，PN接合成为反向偏置，仅在场板214的端部（N型场板209）发生电压下降。即，场板214的端部（场板214）的电位成为在源极电位与漏极电位之间的电位。其结果是，沟槽213的底部所遭受的电位变弱，成为能够抑制耐压的降低。由此，成为能够在不变更以往技术的半导体装置的基本的器件构造的情况下通过变更场板的结构来提高耐压。
＜第1实施方式的变形例＞
参照图3说明本实施方式的半导体装置10A。半导体装置10A为在上述的半导体装置10中将栅极电极206置换为栅极电极215、将P型场板208和N型场板209的每个置换为P型场板216和N型场板217、将场板214置换为场板214A的形态。因此，对与半导体装置10相同的结构标注相同的符号并省略详细的说明。
半导体装置10A的栅极电极215、P型场板216和N型场板217也嵌入到绝缘膜207的内部这一点与半导体装置10相同。然而，在半导体装置10A中，如图3所示，栅极电极215、P型场板216和N型场板217沿纵方向排列这一点与半导体装置10不同。由P型场板216和N型场板217构成场板214A。如图3所示那样配置栅极电极215、P型场板216和N型场板217（场板214A），也能够起到与上述的半导体装置10同样的效果。再有，半导体装置10A能够按照上述的半导体装置10的制造方法来制造。
［第2实施方式］
参照图4和图5来说明本实施方式的半导体装置10B。半导体装置10B为在上述的半导体装置10中将P型场板和N型场板的每个各为两个地进行配置的形态。因此，对与半导体装置10相同的结构标注相同的符号并省略详细的说明。
如图4所示，半导体装置10B具备P型场板208-1、208-2和N型场板209-1、209-2，由P型场板208-1、208-2和N型场板209-1、209-2构成场板214B。
虽然上述半导体装置10是为了降低到场板的端部而设置一个PN接合的形态，但是在本实施方式的半导体装置10B中设置了两个PN接合。即，设置如下的构造：将使用于场板214B的多晶硅从最端部（最下端部）起重复N型、P型、N型、P型。由此，能够进一步降低场板214B的端部（N型场板209-1）的电位。再有，在本实施方式中，虽然以将P型场板208和N型场板209的每个各为两个地进行配置的形态为示例进行了说明，但是不限于此，也可以设为设置P型场板208和N型场板209的每个为三个以上的形态。即，P型、N型的重复构造的数量能够根据期望的耐压而自由地设定。
接着，参照图5来说明本实施方式的半导体装置10B的制造方法。
首先，准备将N型硅作为材料的半导体基板12，形成N+型漏极层501、N-型漂移层502。之后，使得与图2（a）~图2（d）同样地形成N型多晶硅层504（图5（a）～图5（d））。
接着，向沟槽513的内部填充P型多晶硅层505。此时，使得沟槽513的内部被多晶硅完全嵌入（图5（e））。
接着，回蚀并除去P型多晶硅层505，使其残存在沟槽513的底部的N型多晶硅层504的上部（图5（f））。
接着，向沟槽513的内部填充N型多晶硅层506。此时，沟槽513的内部被多晶硅完全嵌入（图5（g））。
接着，回蚀并除去N型多晶硅层506，使其残存在沟槽513的底部（图5（h））。
接着，向沟槽513的内部填充P型多晶硅层507。此时，沟槽513的内部被多晶硅完全嵌入（图5（i））。
接着，回蚀P型多晶硅层507，直到其与半导体基板的表面（主面）处于相同的位置为止（图5（j））。
接着，使得与图2（g）、（h）、（i）同样地，形成具备栅极氧化膜509、多晶硅510（栅极电极515）、P型主体层511、N+源极层512、场板514的半导体装置10B（图5（k）、（l）、（m））。图5（k）的符号508示出栅极沟槽。在此，在设为三个以上PN接合的情况下，进一步重复图5（e）～图5（h）所示的工序即可。再有，图5（m）中的N-型漂移层502、P型主体层511、N+型源极层512、栅极电极515、绝缘膜503、场板514的每个相当于图4所示的N-型漂移层202、P型主体层203、N+型源极层204、栅极电极206、绝缘膜207、场板214。
根据半导体装置10B，图4所示的场板214B的端部与漏极电位的电位差进一步变小，能够更有效地抑制耐压的降低。即，成为能够在不变更以往技术的半导体装置的基本的器件构造的情况下通过变更场板的结构来提高耐压。越增加N型、P型的重复构造的数量，场板214B的端部（主要为N型场板209-1的部分）的电位越低，沟槽213的底部中的电场缓和效果越高。另一方面，还设想当场板214B的端部的电位变得过低时还存在阻碍沟槽213的底部附近的耗尽层的形成的情况而因此不能充分实现作为场板的功能。因此，N型、P型的重复构造的数量不受限定，可以在还加进了这样的方面之后根据期望的规格（耐压等）自由地进行选择。
［第3实施方式］
参照图6来说明本实施方式的半导体装置10C和半导体装置10C的制造方法。本实施方式为在PN二极管的形成中使用离子注入（离子植入）的形态。
N+型漏极层601、N-型漂移层602、沟槽608的形成、绝缘膜603的形成以及直至多晶硅604的充填的工序与图5（a）～图5（c）相同（图6（a））。
接着，回蚀多晶硅604，直到其与半导体基板12的表面（主面）相同的位置为止（图6（b））。
接着，利用光阻剂605保护场板形成部以外的部分（图6（c））。
隔着光阻剂605改变能量的量来进行P型杂质、N型杂质注入，在成为场板的端部的位置细致制作多个PN二极管（图6（d））。在图6（d）的示例中，例示了形成两个PN二极管的情况，形成有P型场板607-1、607-2、N型场板606-1、606-2。然后，由P型场板607-1、607-2、N型场板606-1、606-2构成本实施方式的场板609。除去光阻剂605之后的制造工序与图5（k）～图5（m）相同。
在图5所示的半导体装置10B的制造方法中，在场板内层叠N型和P型的场板电极时，需要多次进行回蚀处理。针对于此，根据本实施方式的半导体装置和半导体装置的制造方法具有如下这样的效果：通过进行离子种类和能量的量不同的注入处理来细致制作N型和P型的场板电极，因此进行一次回蚀处理进行即可。
［第4实施方式］
参照图7来说明本实施方式的半导体装置10D和半导体装置10D的制造方法。本实施方式为在P型场板和N型场板之间形成层叠氧化膜的形态。
N+型漏极层701、N-型漂移层702、沟槽708的形成、绝缘膜703的形成以及直至N型多晶硅层704的充填的工序与图5（a）～图5（c）相同（图7（a））。
接着，回蚀嵌入在沟槽708的内部的N型多晶硅层704，使N型多晶硅层704残存在沟槽708的底部。此时残存的N型多晶硅层704成为N型场板706-1。之后，考虑层叠氧化膜的膜厚来回蚀绝缘膜703（图7（b））。
接着，通过例如CVD（Chemical Vapor Deposition，化学气相沉积）来层叠氧化膜而形成层叠氧化膜705-1（图7（c））。
接着，对P型多晶硅层进行成膜，进而，进行P型多晶硅层的回蚀而形成P型场板707-1。接下来，进行绝缘膜703的回蚀而形成层叠氧化膜705-2，进行N型多晶硅层的成膜、N型多晶硅层的回蚀而形成N型场板706-2，进行绝缘膜703回蚀而形成层叠氧化膜705-3，填充P型多晶硅层而形成P型场板707-2（图7（d））。以后的制造工序按照图5（j）～图5（m）。
根据本实施方式的半导体装置10D和半导体装置10D的制造方法，在N型场板和P型场板之间形成氧化膜，因此，能够将N型场板、P型场板设为浮置电极。
［第5实施方式］
参照图8来说明本实施方式的半导体装置10E和半导体装置10E的制造方法。半导体装置10E和半导体装置10E的制造方法为上述半导体装置10B和半导体装置10B的制造方法的变形例。
首先，准备将N型硅作为材料的半导体基板12，形成N+型漏极层801、N-型漂移层802。
接着，向N-型漂移层802的上表面整个表面注入氧，在N-型漂移层802的表面形成将氧作为杂质的氧杂质层803（图8（a））。
接着，在形成了氧杂质层803的N-型漂移层802之上按顺序形成N型外延层810-1、P型外延层811-1、N型外延层810-2、P型外延层811-2（图8（b））。
接着，通过干法蚀刻除去场板形成部以外的外延层，形成柱状的PN接合二极管。此时，将氧化膜806作为硬掩模使用，在干法蚀刻之后在残存有氧化膜806的状态下向下一工序前进（图8（c））。利用通过本工序形成的柱状的PN接合二极管形成N型场板804-1、804-2、P型场板805-1、805-2，N型场板804-1、804-2、P型场板805-1、805-2构成本实施方式的场板812。
接着，覆盖N型场板804-1、804-2、P型场板805-1、805-2，例如通过热氧化形成氧化膜807。此时，在N型场板804-1和N-型漂移层802之间存在氧的杂质层，因此在场板812的底部也形成有氧化膜（图8（d））。
接着，回蚀氧化膜807，除去N-型漂移层802上的氧化膜，使N-型漂移层802露出（图8（e））。此时，在场板812（柱状PN接合二极管）的上部，氧化膜成为厚度为在干法蚀刻时的硬掩模（氧化膜806）的厚度部分的量，因此在回蚀之后也残留氧化膜，场板812（柱状PN接合二极管）的外周成为全部被氧化膜807覆盖的状态。
接着，形成N型外延层808。在外延生长的初期阶段，外延生长从N-型漂移层802沿纵方向前进。当外延层到达直到场板812（柱状PN接合二极管）的上部时，外延生长还沿横方向前进，场板812（柱状PN接合二极管）被N型外延层808覆盖，场板812成为嵌入场板（图8（f））。
接着，回蚀N型外延层808，直到露出场板812的上部的氧化膜为止。之后，回蚀氧化膜807（图8（g））。图8（g）中的符号809示出栅极沟槽。以后的制造工序按照图5（l）、图5（m）。再有，N型外延层808与N-型漂移层802连续，成为N-型漂移层802的一部分。
根据本实施方式的半导体装置和半导体装置的制造方法，具有成为能够容易地控制在氧化膜807中嵌入的场板812内的PN接合二极管的特性的这样的效果。即，具有如下这样的效果：由于利用外延生长来形成构成在氧化膜807中嵌入的场板812的二极管，因此能够通过外延层的厚度和外延层的浓度的调整来形成期望的特性的二极管。
［第6实施方式］
参照图9来说明本实施方式的半导体装置10F和半导体装置10F的制造方法。
在图4和图5所示的第2实施方式中，在沟槽513的内部形成绝缘膜503后，形成多晶硅层，重复回蚀，形成期望的PN层叠构造。然而，根据本制造方法，设想了不得不利用回蚀来控制多晶硅的膜厚的情况、当PN层叠数变多时工序数变多的情况。
对此，在本实施方式中，在沟槽的内部形成绝缘膜后，根据期望的PN层叠数来层叠多晶硅层。由此，多晶硅的厚度的控制变得容易。之后，在以期望的图案形成PN层叠构造后，对处于沟槽的肋部的绝缘膜进行回蚀，形成成为栅极电极的部分。由此，具有能够减少形成PN层叠构造的回蚀工序因此能够削减工序数这样的效果。
首先，准备将N型硅作为材料的半导体基板12，形成N+型漏极层901、N-型漂移层902。之后，在N-型漂移层902的内部形成例如1μm的宽度的沟槽903（图9（a））。
接着，对绝缘膜904进行成膜（图9（b））。关于绝缘膜904，例如使用氧化硅膜（SiO2），作为一个示例将膜厚设为2000Å左右。
接着，层叠掺杂有P型、N型杂质的多晶硅层并嵌入沟槽903（图9（c））。在本实施方式中，作为一个示例，对膜厚约2000Å的N型的多晶硅进行成膜，之后，对膜厚约2000Å的P型多晶硅进行成膜。其结果是，形成N型场板905、P型场板906。
接着，为了得到期望的PN层叠构造，进行图案化（图9（d））。图9（e）示出本工序的平面图。在本工序中，还形成了用于取得针对PN层叠构造的导体的结构即PN层叠场板电极导体908、PN层叠场板电极907。
接着，回蚀绝缘膜904（图9（f））。
接着，对栅极氧化膜909进行成膜（图9（g））。将栅极氧化膜909的膜厚设为例如1000Å。
接着，对多晶硅进行成膜、回蚀而形成栅极电极910（图9（h））。将用于形成栅极电极910的多晶硅的膜厚设为例如2000Å。
在本实施方式中，虽然在沟槽903的内部嵌入一对P型、N型的多晶硅，但是根据用途，还能够进一步进行层叠。在该情况下也具有形成PN层叠构造的蚀刻进行一次即可这样的效果。
附图标记的说明
10、10A、10B、10C、10D、10E、10F、100 半导体装置
12 半导体基板
101、201、301、501、601、701、801、901 N+型漏极层
102、202、302、502、602、702、802、902 N-型漂移层
103、203、309、511 P型主体层
104、204、310、512 N+型源极层
105、205 导体电极
106、206、215、312、515、910 栅极电极
107、207、303、503、603、703、904 绝缘膜
108 场板电极
208、208-1、208-2、216、607-1、607-2、707-1、707-2、805-1、805-2、906 P型场板
209、209-1、209-2、217、606-1、606-2、706-1、706-2、804-1、804-2、905 N型场板
211 源极电极
214、214A、214B、313、514、609、812 场板
109、212 漏极电极
304、504、506、704 N型多晶硅层
305、505、507 P型多晶硅层
306、508、809 栅极沟槽
308、510、604 多晶硅
110、213、311、513、608、708、903 沟槽
307、509、909 栅极氧化膜
605 光阻剂
705-1、705-2、705-3 层叠氧化膜
803 氧杂质层
806、807 氧化膜
808、810-1、810-2 N型外延层
811-1、811-2 P型外延层
907 PN层叠场板电极
908 PN层叠场板电极导体。

Claims (10)

1.一种半导体装置，其特征在于，具备：
第1导电类型的第1半导体层；
设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；
在所述第2半导体层的表面形成的所述第1导电类型的杂质区；
第1电极，其隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接；以及
第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。
2.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下邻接地配置。
3.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下重叠地配置。
4.根据权利要求1至权利要求3中的任何一项所述的半导体装置，其中，所述第2电极包括多个所述下部和多个所述上部的组并且在多个所述边界的每个处具有PN接合。
5.根据权利要求1至权利要求4中的任何一项所述的半导体装置，其中，在所述PN接合的所述边界形成有层叠氧化膜。
6.根据权利要求1所述的半导体装置，其中，与形成有所述半导体装置的半导体基板的主面相比所述上部的上端和所述下部的上端更突出。
7.一种半导体装置的制造方法，包括：
在半导体基板的主面上形成第1导电类型的第1半导体层的工序；
在所述第1半导体层的内部形成第1开口部的工序；
在所述第1开口部的底面部和侧壁部对绝缘膜进行成膜而形成凹部的工序；
在所述凹部的底面部形成所述第1导电类型的第1电极的工序；
在所述第1电极的上部形成与第1导电类型不同的导电类型的第2导电类型的第2电极的工序；
在所述绝缘膜的内部形成第3电极的工序；
在所述第1开口部的周围的所述第1半导体层形成所述第2导电类型的第2半导体层的工序；以及
在所述第2半导体层的上部形成所述第1导电类型的杂质区的工序。
8.根据权利要求7所述的半导体装置的制造方法，其中，形成所述第1电极的工序是在所述第1导电类型的半导体层形成所述第1电极的工序，
形成所述第2电极的工序是在所述第2导电类型的半导体层形成所述第2电极的工序。
9.根据权利要求7所述的半导体装置的制造方法，其中，形成所述第1电极的工序是利用所述第1导电类型的杂质的离子注入形成所述第1电极的工序，
形成所述第2电极的工序是利用所述第2导电类型的杂质的离子注入形成所述第2电极的工序。
10.根据权利要求7或权利要求8所述的半导体装置的制造方法，其中，在形成所述第1电极的工序和形成所述第2电极的工序之间还包括在所述第1电极上形成层叠氧化膜的工序。
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