JP2019145701A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】フィールドプレートを有する半導体装置および半導体装置の製造方法において、トレンチ底部の電界集中による耐圧の低下が抑制された半導体装置および半導体装置の製造方法を提供すること。【解決手段】第１導電型の第１半導体層と、第１半導体層上に設けられた第１導電型と異なる導電型の第２導電型の第２半導体層と、第２半導体層の表面に形成された第１導電型の不純物領域と、不純物領域と第２半導体層と第１半導体層とに第１絶縁膜を介して接する第１電極と、第１電極と第２絶縁膜を介して接すると共に第１半導体層と第３絶縁膜を介して接し、かつ、第３絶縁膜を介して第１半導体層と接する上部と第３絶縁膜を介して第１半導体層と接する下部との境界にＰＮ接合を有する第２電極と、を備える。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法、特に高耐圧半導体装置並びに高耐圧半導体装置の製造方法に関するものである。
高耐圧半導体装置では耐圧の向上とオン抵抗の低下が問題となる場合がある。高耐圧半導体装置の高耐圧化と低オン抵抗化を実現する方法として埋め込みフィールドプレート構造が提案されている。埋め込みフィールドプレート構造は、ドリフト層にトレンチを設け、トレンチ内に埋め込まれたフィールドプレートの電位を固定し、トレンチ側壁からドリフト層内に空乏層を伸ばすことでドリフト層内を完全空乏化し高耐圧を実現している。
従来、高耐圧化を目的としたフィールドプレート構造の半導体装置の文献として例えば特許文献１に開示された半導体装置が知られている。特許文献１に開示された半導体装置は、Ｎ型ドリフト領域の表面層に、Ｐ型ウェル領域およびＮ＋型ソース層領域が選択的に設けられ、Ｎ＋型ソース層領域に接し、かつＰ型ウェル領域を貫通し、Ｎ型ドリフト領域に達するトレンチが設けられ、該トレンチの内部には、第１絶縁膜を介してフィールドプレートが設けられている。また、トレンチの内部には、フィールドプレートの上方に、第２絶縁膜を介してゲート電極が設けられ、第１絶縁膜は、第２絶縁膜の膜厚以上の厚さを有し、Ｎ型ドリフト領域の内部には、トレンチのコーナー部から底面に跨ってトレンチの底面を覆うＮ型低濃度領域が設けられている。すなわち、特許文献１に係る半導体装置では、トレンチの底面近傍にＮ型低濃度領域を設けることで、トレンチ底面近傍における空乏層の伸びを促進し、電界を緩和することにより耐圧低下を防止している。
また、フィールドプレート構造の半導体装置の別の文献として例えば特許文献２に開示された半導体装置が知られている。特許文献２に開示された半導体装置では、Ｎ＋型半導体基板の第２面側にＮ型ドリフト層並びにＰ型ベース層を備え、Ｐ型ベース層を貫通してＮ型ドリフト層に達するトレンチが設けられる。そして、トレンチ内にはトレンチ内ソース電極とゲート電極が埋め込まれている。該トレンチ内ソース電極は外部ソース電極の電位に固定される。Ｎ＋型半導体電極の第１面側のドレイン電極２０に電圧を印加すると、トレンチ内のフィールドプレート酸化膜が容量成分となり電荷が蓄積される。
その結果、トレンチの側壁から空乏層が広がり、Ｎ型ドリフト層内を完全空乏化することにより、Ｎ型ドリフト層の電位勾配を均一化し、Ｐ型ベース層、Ｎ型ドリフト層の界面の電界集中を緩和する。これにより、Ｎ型ドリフト層の不純物濃度を高くすることができ、耐圧を維持しつつ、低オン抵抗化を実現することができる。
特開２０１１−２５８８３４号公報 特開２０１３−２１４５５１号公報
しかしながら、特許文献１に係る半導体装置では、トレンチ生成後にトレンチ底面に不純物を注入した後、熱処理によりＮ型低濃度領域を形成している。このため、トレンチ底面への不純物注入時に生じる注入量のばらつき、あるいは後の工程での熱処理において不純物がトレンチ底面の第１絶縁膜内に取り込まれることによるＮ型低濃度領域の不純物濃度の変化が発生する。その結果、空乏層の伸びを制御するＮ型低濃度領域の不純物濃度の制御が困難となり、製造された製品の耐圧がばらつく（耐圧の再現性が低い）という課題が発生する。
一方、特許文献２に係る半導体装置では、ドレイン電圧を印加すると、トレンチ底部に電界が集中しやすく、電圧仕様が高い場合、所望の耐圧を得るのが困難であった。すなわち、トレンチ底部に電界集中が起こりやすく、ブレークダウンしてしまうという問題があった。このような問題を解決するためには、トレンチのフィールドプレートとしての機能を損ねることなく、トレンチ底部の絶縁膜に掛かる電位差を低減させることが必要となる。
本発明は上記問題に鑑みてなされたものであり、フィールドプレートを有する半導体装置および半導体装置の製造方法において、トレンチ底部の電界集中による耐圧の低下が抑制された半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に設けられた前記第１導電型と異なる導電型の第２導電型の第２半導体層と、前記第２半導体層の表面に形成された前記第１導電型の不純物領域と、前記不純物領域と前記第２半導体層と前記第１半導体層とに第１絶縁膜を介して接する第１電極と、前記第１電極と第２絶縁膜を介して接すると共に前記第１半導体層と第３絶縁膜を介して接し、かつ、前記第３絶縁膜を介して前記第１半導体層と接する上部と前記第３絶縁膜を介して前記第１半導体層と接する下部との境界にＰＮ接合を有する第２電極と、を備えるものである。
一方、本発明に係る半導体装置の製造方法は、半導体基板の主面上に第１導電型の第１半導体層を形成する工程と、前記第１半導体層の内部に第１開口部を形成する工程と、前記第１開口部の底面部および側壁部に絶縁膜を成膜し凹部を形成する工程と、前記凹部の底面部に前記第１導電型の第１電極を形成する工程と、前記第１電極の上部に第１導電型と異なる導電型の第２導電型の第２電極を形成する工程と、前記絶縁膜の内部に第３電極を形成する工程と、前記第１開口部の周囲の前記第１半導体層に前記第２導電型の第２半導体層を形成する工程と、前記第２半導体層の上部に前記第１導電型の不純物領域を形成する工程と、を含むものである。
本発明によれば、フィールドプレートを有する半導体装置および半導体装置の製造方法において、トレンチ底部の電界集中による耐圧の低下が抑制された半導体装置および半導体装置の製造方法が提供される、という効果を奏する。
第１の実施の形態に係る半導体装置の断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態の変形例に係る半導体装置の断面図である。 第２の実施の形態に係る半導体装置の断面図である。 第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 第３の実施の形態に係る半導体装置の製造工程を示す断面図である。 第４の実施の形態に係る半導体装置の製造工程を示す断面図である。 第５の実施の形態に係る半導体装置の製造工程を示す断面図である。 第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態に係る半導体装置および半導体装置の製造方法では、耐圧を向上させる構造として、フィールドプレートの端部にＰＮ接合ダイオードを設け、逆バイアスによる電圧降下を発生させることで、トレンチ底部の電界集中を緩和させる構成を採用している。すなわち、本実施の形態に係る半導体装置および半導体装置の製造方法によれば、フィールドプレートの底部にＰＮ接合を有することでフィールドプレートの端部のみ電圧の降下を生じさせ耐圧低下が抑制可能となっている。また、Ｎ−型ドリフト層内の不純物プロファイルが均一となるため、再現性が高く安定した耐圧を確保することが可能となっている。
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置１０について説明する。本実施の形態では、基板の一例として、Ｎ型シリコン基板（図２参照）を用いている。図１に示すように、半導体装置１０は、ドレイン電極２１２、Ｎ＋型ドレイン層２０１、Ｎ−型ドリフト層２０２、Ｐ型ボディ層２０３、Ｎ＋型ソース層２０４、コンタクト電極２０５、ゲート電極２０６、絶縁膜２０７、Ｐ型フィールドプレート２０８、Ｎ型フィールドプレート２０９、ソース電極２１１を備えて構成されている。ソース電極２１１は、コンタクト電極２０５を介してＮ＋型ソース層２０４に接続され、ドレイン電極２１２は、Ｎ＋型ドレイン層２０１に接続されている。すなわち、半導体装置１０は、縦型フィールドプレート構造を有する縦型ＭＯＳ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）として構成されている。なお、Ｎに付す＋は、＋が付されていない層よりも高い不純物濃度であることを意味し、Ｎに付す−は、−が付されていない層よりも低い不純物濃度であることを意味している。
Ｎ−型ドリフト層２０２は、オン状態において電流の流路となり、オフ状態において耐圧を主に担う領域である。すなわち、Ｎ−型ドリフト層２０２は逆電圧印加時に空乏層が伸張し耐電圧を保持する。Ｐ型ボディ層２０３はＰ型ウェルの機能を有している。絶縁膜２０７は、ゲート電極２０６をソース電極２１１、ドレイン電極２１２から分離する機能を有している。
本実施の形態に係る埋め込み型のフィールドプレート２１４は、ゲート電極２０６とともに、Ｎ型シリコン基板に形成されたトレンチ２１３の内部に埋め込まれており、周囲は絶縁膜２０７で覆われている。フィールドプレート２１４は、Ｐ型の不純物が添加されたポリシリコンで形成されたＰ型フィールドプレート２０８、およびＮ型の不純物が添加されたポリシリコンで形成されたＮ型フィールドプレート２０９を備えている。そして、Ｐ型フィールドプレート２０８とＮ型フィールドプレート２０９とは接して形成されており、その結果、フィールドプレート２１４の下端部に近い側にＰＮ接合ダイオードが形成されている。なお、Ｐ型フィールドプレート２０８は、Ｎ＋型ソース層２０４の電位にと同電位とされている（Ｎ＋型ソース層２０４に短絡されている）。
次に、図２を参照して、半導体装置１０の製造方法について説明する。
まず、Ｎ型シリコンを材料とする半導体基板１２を準備し、Ｎ＋型ドレイン層３０１、Ｎ−型ドリフト層３０２を形成をする。
次に、トレンチのパターンに転写したマスクを用いてＮ−型ドリフト層３０２内にトレンチ３１１を形成する。該マスクの材料としては、例えば酸化シリコンを用いる。（図３（ａ））。トレンチ３１１の幅は例えば１．０から１．５μｍとし、トレンチ３１１の深さは例えば５から６μｍとする。
次に、半導体基板１２の表面と、トレンチ３１１の側壁と底部に絶縁膜３０３を成膜する（図３（ｂ））。絶縁膜３０３としては、例えば熱絶縁膜やＬＰ−ＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｓ）膜を用いる。
次に、トレンチ３１１の内部にＮ型のポリシリコンによるＮ型ポリシリコン層３０４を充填する。この際、トレンチ３１１がポリシリコンによって完全に埋め込まれるようにする（図３（ｃ））。
次に、Ｎ型ポリシリコン層３０４をエッチバックして除去し、トレンチ３１１の底部にのみ残存させる（図３（ｄ））。
次に、トレンチ３１１の内部にＰ型のポリシリコンによるＰ型ポリシリコン層３０５を充填する。この際、トレンチ３１１がポリシリコンによって完全に埋め込まれるようにする（図３（ｅ））。
次に、Ｐ型ポリシリコン層３０５を半導体基板１２の表面（主面）と同じ位置までエッチバックする（図３（ｆ））。Ｎ型ポリシリコン層３０４およびＰ型ポリシリコン層３０５によって本実施の形態に係るフィールドプレート３１３が形成される。
次に、絶縁膜３０３の一部をエッチバックして除去し、ゲートトレンチ３０６を形成する。この際のエッチバックは、絶縁膜３０３を半導体基板１２の表面（主面）から、例えば１．０〜１．２μｍの深さまで行い、絶縁膜３０３の一部を残留させる（図３（ｇ））。
次に、半導体基板１２の表面（主面）とゲートトレンチ３０６の側壁と底部にゲート酸化膜３０７を成膜し、その後ゲートトレンチ３０６にポリシリコン３０８を充てんする（図３（ｈ））。
次に、ポリシリコン３０８を半導体基板１２の表面（主面）より低い位置までエッチバックし、ゲート電極３１２を形成する（図３（ｉ））。
次に、トレンチ３１１のパターンに反転したマスクを用いて、半導体基板１２の表面（主面）からＰ型の不純物（例えばボロン等）を注入し、さらに熱拡散を行って、Ｐ型ボディ層３０９を形成する（図３（ｉ））。
次に、トレンチ３１１のパターンに反転したマスクを用いて、半導体基板１２の表面（主面）から、Ｎ型の不純物（例えば砒素等）を注入し、さらに熱拡散を行って、Ｎ＋型ソース層３１０を形成する（図３（ｉ）。
以上の製造工程を経て、本実施の形態に係る半導体装置１０が製造される。なお、図３（ｉ）におけるＮ−型ドリフト層３０２、Ｐ型ボディ層３０９、Ｎ＋型ソース層３１０、ゲート電極３１２、絶縁膜３０３、Ｐ型ポリシリコン層３０５、Ｎ型ポリシリコン層３０４、フィールドプレート３１３の各々が、図１に示すＮ−型ドリフト層２０２、Ｐ型ボディ層２０３、Ｎ＋型ソース層２０４、ゲート電極２０６、絶縁膜２０７、Ｐ型フィールドプレート２０８、Ｎ型フィールドプレート２０９、フィールドプレート２１４に相当する。
以上詳述したように、本実施の形態に係る半導体装置および半導体装置の製造方法では、埋め込み型のフィールドプレート２１４に不純物が導入されたポリシリコンを用いている。また、Ｐ型フィールドプレート２０８の端部にＮ型フィールドプレート２０９を設けている。その結果、フィールドプレート２１４はＰＮ接合ダイオードを構成している。この際、Ｐ型フィールドプレート２０８はＮ＋型ソース層２０４の電位に短絡する。
そして、図１に示すフィールドプレート２１４のＰ型フィールドプレート２０８によるポリシリコン電極を接地し（グランド（ＧＮＤ）に接続し）、ドレイン電極２１２に正電圧を印加した場合、フィールドプレート２１４の端部に位置するＮ型フィールドプレート２０９によるポリシリコン電極は、ＧＮＤとドレイン電極２１２に印加した正電圧の間の電位をとる。このため、ＰＮ接合は逆バイアスとなり、フィールドプレート２１４の端部（Ｎ型フィールドプレート２０９）のみに電圧降下が発生する。すなわち、フィールドプレート２１４の端部（フィールドプレート２１４）の電位は、ソース電位とドレイン電位の間の電位となる。その結果、トレンチ２１３の底部にかかる電位が弱くなり、耐圧の低下を抑制することが可能となる。このことにより、従来技術に係る半導体装置の基本的なデバイス構造を変更することなく、フィールドプレートの構成を変更することで、耐圧を向上させることができるようになった。
＜第１の実施の形態の変形例＞
図３を参照して、本実施の形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、上記の半導体装置１０において、ゲート電極２０６をゲート電極２１５に、Ｐ型フィールドプレート２０８およびＮ型フィールドプレート２０９の各々をＰ型フィールドプレート２１６およびＮ型フィールドプレート２１７に、フィールドプレート２１４をフィールドプレート２１４Ａに置き換えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
半導体装置１０Ａのゲート電極２１５、Ｐ型フィールドプレート２１６およびＮ型フィールドプレート２１７も絶縁膜２０７の内部に埋め込まれている点は半導体装置１０と同様である。しかしながら、半導体装置１０Ａでは、図３に示すように、ゲート電極２１５、Ｐ型フィールドプレート２１６およびＮ型フィールドプレート２１７が縦方向に配列されている点が、半導体装置１０と異なる。Ｐ型フィールドプレート２１６およびＮ型フィールドプレート２１７によってフィールドプレート２１４Ａが構成されている。ゲート電極２１５、Ｐ型フィールドプレート２１６およびＮ型フィールドプレート２１７（フィールドプレート２１４Ａ）を図３に示すように配置しても、上述した半導体装置１０と同様の効果を奏することができる。なお、半導体装置１０Ａは、上述した半導体装置１０の製造方法に準じて製造することができる。
［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体装置１０Ｂについて説明する。
半導体装置１０Ｂは、上記の半導体装置１０において、Ｐ型フィールドプレートおよびＮ型フィールドプレートを各々２つずつ配置した形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
図４に示すように、半導体装置１０Ｂは、Ｐ型フィールドプレート２０８−１、２０８−２およびＮ型フィールドプレート２０９−１、２０９−２を備え、Ｐ型フィールドプレート２０８−１、２０８−２およびＮ型フィールドプレート２０９−１、２０９−２によってフィールドプレート２１４Ｂが構成されている。
上記半導体装置１０は、フィールドプレートの端部を下げるためＰＮ接合を１個設ける形態であったが、本実施の形態に係る半導体装置１０Ｂでは２個のＰＮ接合を設けている。すなわち、フィールドプレート２１４Ｂに用いられるポリシリコンを最端部（最下端部）から、Ｎ型、Ｐ型、Ｎ型、Ｐ型と繰り返す構造を設けている。このことによって、フィールドプレート２１４Ｂの端部（Ｎ型フィールドプレート２０９−１）の電位をより下げることができる。なお、本実施の形態では、Ｐ型フィールドプレート２０８およびＮ型フィールドプレート２０９を２つずつ配置する形態を例示して説明したが、これに限られず、３つずつ以上のＰ型フィールドプレート２０８およびＮ型フィールドプレート２０９を設ける形態としてもよい。すなわち、Ｐ型、Ｎ型の繰り返し構造の数は所望の耐圧に応じて、自由に設定できる。
次に図５を参照して、本実施の形態に係る半導体装置１０Ｂの製造方法について説明する。
まず、Ｎ型シリコンを材料とする半導体基板１２を準備し、Ｎ＋型ドレイン層５０１、Ｎ−型ドリフト層５０２を形成をする。その後、図２（ａ）〜（ｄ）と同様にして、Ｎ型ポリシリコン層５０４を形成する（図５（ａ）〜（ｄ））。
次に、トレンチ５１３の内部にＰ型ポリシリコン層５０５を充填する。この際、トレンチ５１３の内部がポリシリコンによって完全に埋め込まれるようにする（図５（ｅ））。
次に、Ｐ型ポリシリコン層５０５をエッチバックして除去し、トレンチ５１３の底部のＮ型ポリシリコン層５０４の上部に残存させる（図５（ｆ））。
次に、トレンチ５１３の内部にＮ型ポリシリコン層５０６を充填する。この際、トレンチ５１３の内部がポリシリコンによって完全に埋め込まれるようにする（図５（ｇ））。
次に、Ｎ型ポリシリコン層５０６をエッチバックして除去し、トレンチ５１３の底部に残存させる（図５（ｈ））。
次に、トレンチ５１３の内部にＰ型ポリシリコン層５０７を充填する。この際、トレンチ５１３の内部がポリシリコンによって完全に埋め込まれるようにする（図５（ｉ））。
次に、Ｐ型ポリシリコン層５０７を半導体基板の表面（主面）と同じ位置までエッチバックする（図５（ｊ））。
次に、図２（ｇ）、（ｈ）、（ｉ）と同様にして、ゲート酸化膜５０９、ポリシリコン５１０（ゲート電極５１５）、Ｐ型ボディ層５１１、Ｎ＋ソース層５１２、フィールドプレート５１４を備えた半導体装置１０Ｂを形成する（図５（ｋ）、（ｌ）、（ｍ））。図５（ｋ）の符号５０８はゲートトレンチを示している。ここで、ＰＮ接合を３つ以上とする場合には、図５（ｅ）〜図５（ｈ）に示す工程をさらに繰り返せばよい。なお、図５（ｍ）におけるＮ−型ドリフト層５０２、Ｐ型ボディ層５１１、Ｎ＋型ソース層５１２、ゲート電極５１５、絶縁膜５０３、フィールドプレート５１４の各々が、図４に示すＮ−型ドリフト層２０２、Ｐ型ボディ層２０３、Ｎ＋型ソース層２０４、ゲート電極２０６、絶縁膜２０７、フィールドプレート２１４に相当する。
半導体装置１０Ｂによれば、図４に示すフィールドプレート２１４Ｂの端部とドレイン電位の電位差がより小さくなり、耐圧の低下をより効果的に抑制することができる。すなわち、従来技術に係る半導体装置の基本的なデバイス構造を変更することなく、フィールドプレートの構成を変更することで、耐圧を向上させることができるようになった。Ｎ型、Ｐ型の繰り返し構造の数を増やすほど、フィールドプレート２１４Ｂの端部（主として、Ｎ型フィールドプレート２０９−１の部分）の電位は低くなり、トレンチ２１３の底部における電界緩和効果が高くなる。一方、フィールドプレート２１４Ｂの端部の電位が低くなりすぎるとトレンチ２１３の底部付近の空乏層の形成が阻害される場合もあるため、フィールドプレートとしての機能が十分に果たせなくなることも想定される。従って、Ｎ型、Ｐ型の繰り返し構造の数は限定されるものではなく、このような側面も加味した上で所望の仕様（耐圧等）に応じて、自由に選択してよい。
［第３の実施の形態］
図６を参照して、本実施の形態に係る半導体装置１０Ｃおよび半導体装置１０Ｃの製造方法について説明する。本実施の形態は、ＰＮダイオードの形成にイオン注入（イオンインプランテーション）を用いた形態である。
Ｎ＋型ドレイン層６０１、Ｎ−型ドリフト層６０２、トレンチ６０８の形成、絶縁膜６０３の形成、およびポリシリコン６０４の充填までの工程は、図５（ａ）〜（ｃ）と同様である（図６（ａ））。
次に、ポリシリコン６０４を半導体基板１２の表面（主面）と同じ位置までエッチバックする（図６（ｂ））。
次に、フィールドプレート形成部以外の部分をフォトレジスト６０５で保護する（図６（ｃ））。
フォトレジスト６０５を介してＰ型不純物、Ｎ型不純物をエネルギー量を変えて注入し、フィールドプレートの端部となる位置に複数のＰＮダイオードを作り込む（図６（ｄ））。図６（ｄ）の例では２つのＰＮダイオードを形成する場合を例示しており、Ｐ型フィールドプレート６０７−１、６０７−２、Ｎ型フィールドプレート６０６−１、６０６−２が形成されている。そして、Ｐ型フィールドプレート６０７−１、６０７−２、Ｎ型フィールドプレート６０６−１、６０６−２によって本実施の形態に係るフィールドプレート６０９が構成されている。フォトレジスト６０５を除去した後の製造工程は、図５（ｋ）〜（ｍ）と同様である。
図５に示す半導体装置１０Ｂの製造方法では、フィールドプレート内にＮ型およびＰ型のフィールドプレート電極を積層するに際し、複数回のエッチバック処理が必要であった。これに対し、本実施の形態に係る半導体装置および半導体装置の製造方法によれば、イオン種およびエネルギー量の異なる注入処理を行うことで、Ｎ型およびＰ型のフィールドプレート電極を作り込むので、エッチバック処理は１回ですむという効果がある。
［第４の実施の形態］
図７を参照して、本実施の形態に係る半導体装置１０Ｄおよび半導体装置１０Ｄの製造方法について説明する。本実施の形態は、Ｐ型フィールドプレートとＮ型フィールドプレートとの間に積層酸化膜を形成した形態である。
Ｎ＋型ドレイン層７０１、Ｎ−型ドリフト層７０２、トレンチ７０８の形成、絶縁膜７０３の形成、およびＮ型ポリシリコン層７０４の充填までの工程は、図５（ａ）〜（ｃ）と同様である（図７（ａ））。
次に、トレンチ７０８の内部に埋め込まれたＮ型ポリシリコン層７０４をエッチバックして、トレンチ７０８の底部にＮ型ポリシリコン層７０４を残存させる。この際残存したＮ型ポリシリコン層７０４が、Ｎ型フィールドプレート７０６−１となる。その後、積層酸化膜の膜厚を考慮し、絶縁膜７０３をエッチバックする（図７（ｂ））。
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、酸化膜を積層して積層酸化膜７０５−１を形成する（図７（ｃ））。
次に、Ｐ型ポリシリコン層を成膜し、さらにＰ型ポリシリコン層のエッチバックを行いＰ型フィールドプレート７０７−１を形成する。続けて、絶縁膜７０３のエッチバックを行って積層酸化膜７０５−２を形成し、Ｎ型ポリシリコン層の成膜、Ｎ型ポリシリコン層のエッチバックを行ってＮ型フィールドプレート７０６−２を形成し、絶縁膜７０３エッチバックを行って積層酸化膜７０５−３を形成し、Ｐ型ポリシリコン層を充填してＰ型フィールドプレート７０７−２を形成する（図７（ｄ））。以降の製造工程は、図５（ｊ）〜（ｍ）に準ずる。
本実施の形態に係る半導体装置１０Ｄおよび半導体装置１０Ｄの製造方法によれば、Ｎ型フィールドプレートとＰ型フィールドプレートとの間に酸化膜が形成されているので、Ｎ型フィールドプレート、Ｐ型フィールドプレートを浮遊電極とすることができる。
［第５の実施の形態］
図８を参照して、本実施の形態に係る半導体装置１０Ｅおよび半導体装置１０Ｅの製造方法について説明する。半導体装置１０Ｅおよび半導体装置１０Ｅの製造方法は、上記半導体装置１０Ｂおよび半導体装置１０Ｂの製造方法の変形例である。
まず、Ｎ型シリコンを材料とする半導体基板１２を準備し、Ｎ＋型ドレイン層８０１、Ｎ−型ドリフト層８０２を形成する。
次に、Ｎ−型ドリフト層８０２の上面全面に酸素を注入し、Ｎ−型ドリフト層８０２の表面に酸素を不純物とする酸素不純物層８０３を形成する（図８（ａ））。
次に、酸素不純物層８０３を形成したＮ−型ドリフト層８０２の上にＮ型エピタキシャル層８１０−１、Ｐ型エピタキシャル層８１１−１、Ｎ型エピタキシャル層８１０−２、Ｐ型エピタキシャル層８１１−２を順番に形成する（図８（ｂ））。
次に、フィールドプレート形成部以外のエピタキシャル層をドライエッチングにより除去し、柱状のＰＮ接合ダイオードを形成する。この際、酸化膜８０６をハードマスクとして使用し、ドライエッチング後は酸化膜８０６を残した状態で次工程へ進める（図８（ｃ））。本工程により形成された柱状のＰＮ接合ダイオードにより、Ｎ型フィールドプレート８０４−１、８０４−２、Ｐ型フィールドプレート８０５−１、８０５−２が形成され、Ｎ型フィールドプレート８０４−１、８０４−２、Ｐ型フィールドプレート８０５−１、８０５−２が本実施の形態に係るフィールドプレート８１２を構成する。
次に、Ｎ型フィールドプレート８０４−１、８０４−２、Ｐ型フィールドプレート８０５−１、８０５−２を覆って、例えば熱酸化により酸化膜８０７を形成する。この際、Ｎ型フィールドプレート８０４−１とＮ−型ドリフト層８０２との間には酸素の不純物層が存在するため、フィールドプレート８１２の底部にも酸化膜が形成される（図８（ｄ））。
次に、酸化膜８０７をエッチバックし、Ｎ−型ドリフト層８０２上の酸化膜を除去し、Ｎ−型ドリフト層８０２を露出させる（図８（ｅ））。この際、フィールドプレート８１２（柱状ＰＮ接合ダイオード）の上部はドライエッチング時のハードマスク（酸化膜８０６）の厚さの分だけ酸化膜が厚くなっているためエッチバックした後も酸化膜が残留し、フィールドプレート８１２（柱状ＰＮ接合ダイオード）の外周は全て酸化膜８０７で覆われた状態となる。
次に、Ｎ型エピタキシャル層８０８を形成する。エピタキシャル成長の初期の段階ではＮ−型ドリフト層８０２から縦方向にエピタキシャル成長が進む。エピタキシャル層がフィールドプレート８１２（柱状ＰＮ接合ダイオード）の上部まで達すると、横方向にもエピタキシャル成長が進み、フィールドプレート８１２（柱状ＰＮ接合ダイオード）はＮ型エピタキシャル層８０８で覆われ、フィールドプレート８１２は埋め込みフィールドプレートとなる（図８（ｆ））。
次に、Ｎ型エピタキシャル層８０８を、フィールドプレート８１２の上部の酸化膜が露出するまでエッチバックする。その後、酸化膜８０７をエッチバックする（図８（ｇ））。図８（ｇ）における符号８０９はゲートトレンチを示している。以降の製造工程は、図５（ｌ）、（ｍ）に準ずる。なお、Ｎ型エピタキシャル層８０８はＮ−型ドリフト層８０２と連続し、Ｎ−型ドリフト層８０２の一部となる。
本実施の形態に係る半導体装置および半導体装置の製造方法によれば、酸化膜８０７で埋め込まれたフィールドプレート８１２内のＰＮ接合ダイオードの特性を容易にコントロールすることが可能となるという効果がある。すなわち、酸化膜８０７で埋め込まれたフィールドプレート８１２を構成するダイオードをエピタキシャル成長によって形成しているため、エピタキシャル層の厚さおよびエピタキシャル層の濃度の調整により所望の特性のダイオードを形成することができるという効果がある。
［第６の実施の形態］
図９を参照して、本実施の形態に係る半導体装置１０Ｆおよび半導体装置１０Ｆの製造方法について説明する。
図４および図５に示す第２の実施の形態では、トレンチ５１３の内部に絶縁膜５０３を形成した後、ポリシリコン層を形成、エッチバックを繰り返し、所望のＰＮ積層構造を形成していた。しかしながら、本製造方法によると、エッチバックによってポリシリコンの膜厚を制御しなければならないこと、ＰＮ積層数が多くなると工程数が多くなることが想定される。
これに対し、本実施の形態では、トレンチの内部に絶縁膜を形成した後、所望のＰＮ積層数に応じてポリシリコン層を積層する。このことにより、ポリシリコンの厚さの制御がしやすくなる。その後、所望のパターンでＰＮ積層構造を形成した後、トレンチの脇にある絶縁膜をエッチバックし、ゲート電極となる部分を形成する。このことにより、ＰＮ積層構造を形成するエッチバック工程を減らすことができるので、工程数が削減できるという効果ある。
まず、Ｎ型シリコンを材料とする半導体基板１２を準備し、Ｎ＋型ドレイン層９０１、Ｎ−型ドリフト層９０２を形成する。その後、Ｎ−型ドリフト層９０２の内部に、例えば１μｍの幅のトレンチ９０３を形成する（図９（ａ））。
次に、絶縁膜９０４を成膜する（図９（ｂ））。絶縁膜９０４は、例えばシリコン酸化膜（ＳｉＯ２）を用い、膜厚を一例として２０００Å程度とする。
次に、Ｐ型、Ｎ型の不純物がドーピングされているポリシリコン層を積層しトレンチ９０３を埋め込む（図９（ｃ））。本実施の形態では、一例として、膜厚約２０００ÅのＮ型のポリシリコンを成膜し、その後、膜厚約２０００ÅのＰ型ポリシリコンを成膜する。その結果、Ｎ型フィールドプレート９０５、Ｐ型フィールドプレート９０６が形成される。
次に、所望のＰＮ積層構造を得るために、パターンニングを行う（図９（ｄ））。図９（ｅ）は、本工程の平面図を示している。本工程では、ＰＮ積層構造へのコンタクトをとるための構成、すなわちＰＮ積層フィールドプレート電極コンタクト９０８、ＰＮ積層フィールドプレート電極９０７も形成する。
次に、絶縁膜９０４をエッチバックする（図９（ｆ））。
次に、ゲート酸化膜９０９を成膜する（図９（ｇ））。ゲート酸化膜９０９の膜厚は、例えば１０００Åとする。
次に、ポリシリコンを成膜し、エッチバックしてゲート電極９１０を形成する（図９（ｈ））。ゲート電極９１０を形成するためのポリシリコンの膜厚は、例えば２０００Åとする。
本実施の形態では、トレンチ９０３の内部に、１対のＰ型、Ｎ型のポリシリコンが埋め込まれているが、用途により、さらに積層することも可能である。その場合でも、ＰＮ積層構造を形成するエッチングは、１回ですむという効果がある。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１００ 半導体装置
１２ 半導体基板
１０１、２０１、３０１、５０１、６０１、７０１、８０１、９０１ Ｎ＋型ドレイン層１０２、２０２、３０２、５０２、６０２、７０２、８０２、９０２ Ｎ−型ドリフト層１０３、２０３、３０９、５１１ Ｐ型ボディ層
１０４、２０４、３１０、５１２ Ｎ＋型ソース層
１０５、２０５ コンタクト電極
１０６、２０６、２１５、３１２、５１５、９１０ ゲート電極
１０７、２０７、３０３、５０３、６０３、７０３、９０４ 絶縁膜
１０８ フィールドプレート電極
２０８、２０８−１、２０８−２、２１６、６０７−１、６０７−２、７０７−１、７０７−２、８０５−１、８０５−２、９０６ Ｐ型フィールドプレート
２０９、２０９−１、２０９−２、２１７、６０６−１、６０６−２、７０６−１、７０６−２、８０４−１、８０４−２、９０５ Ｎ型フィールドプレート
２１１ ソース電極
２１４、２１４Ａ、２１４Ｂ、３１３、５１４、６０９、８１２ フィールドプレート
１０９、２１２ ドレイン電極
３０４、５０４、５０６、７０４ Ｎ型ポリシリコン層
３０５、５０５、５０７ Ｐ型ポリシリコン層
３０６、５０８、８０９ ゲートトレンチ
３０８、５１０、６０４ ポリシリコン
１１０、２１３、３１１、５１３、６０８、７０８、９０３ トレンチ
３０７、５０９、９０９ ゲート酸化膜
６０５ フォトレジスト
７０５−１、７０５−２、７０５−３ 積層酸化膜
８０３ 酸素不純物層
８０６、８０７ 酸化膜
８０８、８１０−１、８１０−２ Ｎ型エピタキシャル層
８１１−１、８１１−２ Ｐ型エピタキシャル層
９０７ ＰＮ積層フィールドプレート電極
９０８ ＰＮ積層フィールドプレート電極コンタクト

Claims (10)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた前記第１導電型と異なる導電型の第２導電型の第２半導体層と、
    前記第２半導体層の表面に形成された前記第１導電型の不純物領域と、
    前記不純物領域と前記第２半導体層と前記第１半導体層とに第１絶縁膜を介して接する第１電極と、
    前記第１電極と第２絶縁膜を介して接すると共に前記第１半導体層と第３絶縁膜を介して接し、かつ、前記第３絶縁膜を介して前記第１半導体層と接する上部と前記第３絶縁膜を介して前記第１半導体層と接する下部との境界にＰＮ接合を有する第２電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１電極と前記第２電極とが平面視で隣接して配置された請求項１に記載の半導体装置。
  3. 前記第１電極と前記第２電極とが平面視で重なって配置された請求項１に記載の半導体装置。
  4. 前記第２電極は、複数の前記下部および複数の前記上部の組を含むとともに複数の前記境界の各々にＰＮ接合を有する
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記ＰＮ接合の前記境界に積層酸化膜が形成されている
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記上部の上端、および前記下部の上端が前記半導体装置が形成された半導体基板の主面よりも突出している
    請求項１に記載の半導体装置。
  7. 半導体基板の主面上に第１導電型の第１半導体層を形成する工程と、
    前記第１半導体層の内部に第１開口部を形成する工程と、
    前記第１開口部の底面部および側壁部に絶縁膜を成膜し凹部を形成する工程と、
    前記凹部の底面部に前記第１導電型の第１電極を形成する工程と、
    前記第１電極の上部に第１導電型と異なる導電型の第２導電型の第２電極を形成する工程と、
    前記絶縁膜の内部に第３電極を形成する工程と、
    前記第１開口部の周囲の前記第１半導体層に前記第２導電型の第２半導体層を形成する工程と、
    前記第２半導体層の上部に前記第１導電型の不純物領域を形成する工程と、
    を含む半導体装置の製造方法。
  8. 前記第１電極を形成する工程は前記第１導電型の半導体層で前記第１電極を形成する工程であり、
    前記第２電極を形成する工程は前記第２導電型の半導体層で前記第２電極を形成する工程である
    請求項７に記載の半導体装置の製造方法。
  9. 前記第１電極を形成する工程は前記第１導電型の不純物のイオン注入により前記第１電極を形成する工程であり、
    前記第２電極を形成する工程は前記第２導電型の不純物のイオン注入により前記第２電極を形成する工程である
    請求項７に記載の半導体装置の製造方法。
  10. 前記第１電極を形成する工程と前記第２電極を形成する工程との間に、前記第１電極上に積層酸化膜を形成する工程をさらに含む
    請求項７または請求項８に記載の半導体装置の製造方法。
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