JP2016062979A - 半導体装置 - Google Patents

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Abstract

【課題】実施形態は、オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、下地層上に垂直な方向に複数設けられ、第１端面を有する第１導電形の第１半導体層と、前記下地層に垂直な方向において、前記第１半導体層と交互に複数設けられ、隣り合う前記第１半導体層の間に位置する第２端面を有する第２導電形の第２半導体層と、を備える。また、前記第１端面に絶縁膜を介して対面する第１電極と、前記第１半導体層の側面、および前記第２端面に接する第２電極と、前記第２電極と、前記第１半導体層および前記第２半導体層との間に位置し、且つ前記絶縁膜を介して前記第１電極に対面する第２導電形の第１半導体領域と、前記第２電極と前記第１半導体層との間に位置する前記第１半導体領域に設けられ、前記絶縁膜を介して前記第１電極に対面し、且つ前記第２電極と電気的に接続された第１導電形の第２半導体領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力制御などの用途に用いられる半導体装置では、オン抵抗の低減および高耐圧化のために、スーパージャンクション構造が採用されることがある。スパージャンクション構造は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のドリフト層内に形成され、電流に対して垂直な方向にｎ形半導体領域とｐ形半導体領域とを交互に配置した構造を有する。そして、ｎ形半導体領域およびｐ形半導体領域の繰り返し周期を狭くすることにより、オン抵抗を低減することが可能である。しかしながら、半導体装置の製造過程における微細加工には限界が生じるため、オン抵抗を低減することは難しい。
特開２００８−２１０８９９号公報
実施形態は、オン抵抗を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、下地層と、前記下地層上に垂直な方向に複数設けられ、第１端面を有する第１導電形の第１半導体層と、前記下地層に垂直な方向において、前記第１半導体層と交互に複数設けられ、隣り合う前記第１半導体層の間に位置する第２端面を有する第２導電形の第２半導体層と、を備える。また、前記第１端面に絶縁膜を介して対面する第１電極と、前記第１半導体層の側面、および前記第２端面に接する第２電極と、前記第２電極と、前記第１半導体層および前記第２半導体層との間に位置し、且つ前記絶縁膜を介して前記第１電極に対面する第２導電形の第１半導体領域と、前記第２電極と前記第１半導体層との間に位置する前記第１半導体領域に設けられ、前記絶縁膜を介して前記第１電極に対面し、且つ前記第２電極と電気的に接続された第１導電形の第２半導体領域と、を備える。
第１実施形態に係る半導体装置を例示する模式図である。 第１実施形態に係る半導体装置の要部を例示する模式図である。 第１実施形態に係る半導体装置の特性を表すグラフである。 第１実施形態に係る半導体装置の製造過程を例示する模式断面図である。 図４に続く製造過程を表す模式断面図である。 図５に続く製造過程を表す模式断面図である。 図６に続く製造過程を表す模式断面図である。 図７に続く製造過程を表す模式断面図である。 図８に続く製造過程を表す模式断面図である。 図９に続く製造過程を表す模式断面図である。 図１０に続く製造過程を表す模式断面図である。 図１１に続く製造過程を表す模式断面図である。 図１２に続く製造過程を表す模式断面図である。 第２実施形態に係る半導体装置の製造過程を表す模式断面図である。 図１４に続く製造過程を表す模式断面図である。 図１５に続く製造過程を表す模式断面図である。 図１６に続く製造過程を表す模式断面図である。 図１７に続く製造過程を表す模式断面図である。 図１８に続く製造過程を表す模式断面図である。 図１９に続く製造過程を表す模式断面図である。 図２０に続く製造過程を表す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１および図２を参照して、実施形態に係る半導体装置１を説明する。半導体装置１は、例えば、電力制御に用いられる横型ＭＯＳＦＥＴである。
図１（ａ）および（ｂ）は、半導体装置１を例示する模式図である。図１（ａ）は、半導体装置１の断面構造を表し、図１（ｂ）は、半導体装置１の上面を表している。図１（ａ）は、図１（ｂ）に示すＡ−Ａ線に沿った断面図である。
図１（ａ）に示すように、半導体装置１は、半導体層１０と、その上に設けられた積層体２０と、を備える。半導体層１０は、例えば、下地層であり、シリコン層、もしくは、シリコン基板である。半導体層１０は、積層体２０よりも高抵抗である。
積層体２０は、ｎ形半導体層２１（第１半導体層）と、ｐ形半導体層２３（第２半導体層）と、をＺ方向において交互に積層した構造を有する。積層体２０は、例えば、その内部に含まれるｎ形不純物量と、ｐ形不純物量と、がほぼ同量になるように設けられる。すなわち、積層体２０は、スーパージャンクション構造を有する。
スーパージャンクション構造では、例えば、ＯＮ状態において、比較的高濃度に不純物をドープされたｎ形半導体層２１を介してドリフト電流を流しオン抵抗を低減する。一方、ＯＦＦ状態では、ｎ形半導体層２１およびｐ形半導体層２３におけるｎ形不純物の総量とｐ形不純物の総量とをバランスさせることにより、ｎ形半導体層２１およびｐ形半導体層２３の全体を空乏化させる。これにより、高耐圧を実現することができる。
積層体２０のＸ方向における一方の端には、立ち上がり部２０ａが設けられる。立ち上がり部２０ａにおいて、ｎ形半導体層２１およびｐ形半導体層２３は、例えば、Ｚ方向に延びる。ｎ形半導体層２１のＺ方向における上端には、ゲート電極４３を介してゲート電極４０（第１電極）が設けられる。ゲート電極４０は、ゲート配線４５に電気的に接続される。
ｐ形半導体層２３のＺ方向における上端には、ｐ形ベース領域３１が設けられる。ｐ形半導体層２３は、ｐ形ベース領域３１を介してソース電極５０（第２電極）に電気的に接続される。
積層体２０のＸ方向における他方の端には、ｎ形ドレイン層６０（第３半導体層）が設けられる。ｎ形ドレイン層６０は半導体層１０上に設けられており、且つｎ形半導体層２１およびｐ形半導体層２３に接している。ｎ形ドレイン層６０の上面には、ドレイン電極１６０（第３電極）が設けられる。
さらに、半導体装置１は、積層体２０の上面２０ｂを覆う絶縁膜７１と、絶縁膜７１の上に設けられた絶縁膜７３と、を備える。
図１（ｂ）示すように、半導体装置１の上面には、ソースパッド１４０、ゲートパッド１５０およびドレイン電極１６０が配置される。ソースパッド１４０は、ソース電極５０に電気的に接続される。ゲートパッド１５０は、ゲート配線４５に電気的に接続される。積層体２０は、例えば、上方から見て四角形に設けられる。
図２は、半導体装置１の要部を表す模式断面図である。図２は、図１（ａ）に示す半導体装置１の要部Ｂを表している。
図２に示すように、ｐ形ベース領域３１の上部にはトレンチ２５が設けられている。トレンチ２５は、ｐ形半導体層２３の上端を選択的にエッチングすることにより形成される（図７（ｃ）参照）。なお、トレンチ２５の下部側面にもｐ形半導体層２３が接するように、トレンチ２３は設けられる。そして、トレンチ２５の内部にはソース電極５０が設けられており、ソース電極５０はｐ形ベース領域３１と電気的に接続される。ここで、ｐ形半導体層２３の上端は、ｎ形半導体層２１の上端よりも−Ｚ方向に後退しており、ソース電極５０の下部は、隣り合うｎ形半導体層２１の間に位置するように設けられているしている。よって、ｐ形ベース領域３１は、ｐ形半導体層２３の上端と、ｎ形半導体層２１の上端近傍における側面と接して設けられる。
ｐ形半導体層２３の上端に設けられたｐ形ベース領域３１の一部と、ソース電極５０との間には、ｐ形コンタクト領域３３が設けられる。さらに、ｎ形半導体層２１とソース電極５０との間に位置するｐ形ベース領域３１内には、ｎ形ソース領域３５が選択的に設けられる。さらに、ｎ形半導体層２１とｎ形ソース領域３５との間には、p形ベース領域３１の一部が設けられている。ｐ形コンタクト領域３３とｎ形ソース領域３５は、ソース電極５０と接している。ｐ形コンタクト領域３３のp形不純物濃度は、p形ベース領域３１のp形不純物濃度よりも大きい。さらに、ｎ形ソース領域３５のｎ形不純物濃度は、ｎ形半導体層２１のｎ形不純物濃度よりも大きい。
半導体装置１では、ゲート電極４０にゲートバイアスを印加しオン状態とした時、ゲート絶縁膜４３近傍のｐ形ベース領域３５に反転層が形成される。ｎ形ソース領域３５とｎ形半導体層２１は反転層によって接続され、ソース電極５０から電子電流がｎ形半導体層２１へと流れる。すなわち、ドレイン電極１６０から、ｎ形半導体層２１を通過して、ソース電極５０へ、ｎ形半導体層２１を通過して電流が流れる。すなわち、電流は積層体２０の内部を−Ｘ方向に流れる。以上のように、半導体装置１は、横型ＭＯＳＦＥＴとして動作する。
図３は、半導体装置１の特性を例示するグラフである。縦軸は、ＲｏｎＡ（ｍΩ・ｃｍ２）である。横軸は、ソース・ドレイン間耐圧を表している。ここで、ＲｏｎＡは、オン抵抗と、デバイスの有効面積との積である。また、耐圧（Ｖ）は、アバランシェ降伏によるブレイクダウン電圧を表している。
図３中に示すＳ１〜Ｓ４は、ｎ形半導体層２１とｐ形半導体層２３との繰り返し周期（ｄ１＋ｄ２：図２参照）を変えた時のＲｏｎＡと耐圧の関係を表している。Ｒｅは、シリコンのバルク結晶におけるＲｏｎＡと耐圧の関係を表している。Ｓ１の繰り返し周期は８マイクロメータ（μｍ）、Ｓ２の繰り返し周期は１μｍ、Ｓ３の繰り返し周期は０．１μｍ、Ｓ４の繰り返し周期は０．０１μｍである。
図３に示すように、スーパージャンクション構造を有する半導体装置１のような構造を用いることにより、シリコンのバルク結晶に比べてＲｏｎＡを下げることができる。そして、ｎ形半導体層２１とｐ形半導体層２３との繰り返し周期を小さくすることにより、ＲｏｎＡを低減できることが分かる。
例えば、上下電極構造を有する縦型ＭＯＳＦＥＴにおいても、繰り返し周期が１μｍ以上のスーパージャンクション構造を採用することができる。すなわち、繰り返し周期が１μｍ以上であれば、半導体基板もしくは半導体層に平行な方向にｐ形半導体およびｎ形半導体を交互に配置することが可能である。しかしながら、繰り返し周期が１μｍよりも小さくなると、例えば、フォトリソグラフィによるイオン注入マスクの形成が困難になる。このため、縦型ＭＯＳＦＥＴでは、微細な繰り返し周期を有するスーパージャンクション構造を実現することが難しい。
これに対し、半導体装置１のような横型ＭＯＳＦＴＥでは、後述するように、ｎ形半導体層２１およびｐ形半導体層２３は、エピタキシャル成長により交互に積層して形成される。従って、ｎ形半導体層２１およびｐ形半導体層２３の繰り返し周期ｄ１＋ｄ２は、エピタキシャル成長により制御することが可能である。すなわち、エピタキシャル成長される半導体層の厚さを制御することにより、所望の繰り返し周期を実現できる。例えば、シリコンのエピタキシャル成長では、１μｍ未満の層厚の制御は容易である。したがって、半導体装置１では、縦型ＭＯＳＦＥＴでは実現できないレベルのオン抵抗の低減が可能である。
ソース電極５０は、トレンチ２５の内部において、ｐ形コンタクト領域３３およびｎ形ソース領域３５にコンタクトする。そして、それぞれのコンタクト抵抗を低減することにより、オン抵抗の低減し、アバランシェ耐圧を向上させることができる。
次に、図４〜図１３を参照して、半導体装置１の製造方法を説明する。図４（ａ）〜図１３（ｃ）は、第１実施形態に係る半導体装置の製造過程を例示する模式断面図である。
図４（ａ）に示すように、半導体層１０の上に、絶縁膜１３を形成する。絶縁膜１３は、例えば、シリコン窒化膜である。さらに、絶縁膜１３の一部上にレジスト膜１０３を形成する。
レジスト膜１０３をマスクとして絶縁膜１３を選択的にエッチングし、半導体層１０を露出させた後、ｎ形半導体層２１と、ｐ形半導体層２３とを交互に形成する。
図４（ｂ）に示すように、ｎ形半導体層２１およびｐ形半導体層２３は、半導体層１０上、および、絶縁膜１３の上に形成される。また、ｎ形半導体層２１およびｐ形半導体層２３は、半導体層１０と、絶縁膜１３との間の段差に沿って形成される。
ｎ形半導体層２１およびｐ形半導体層２３は、例えば、エピタキシャル成長されたシリコン層である。複数のｎ形半導体層２１および複数のｐ形半導体層２３は、ｎ形不純物の総量と、ｐ形不純物の総量と、をバランスさせるように形成される。
さらに、最終層であるｐ形半導体層２３の上に絶縁膜７１を形成する。絶縁膜７１の一部の上面の位置は、好ましくは、絶縁膜１３の上面と同じ高さになるように形成する。絶縁膜７１は、例えば、シリコン窒化膜であり、ＣＭＰ（Chemical Mechanical Polish）に対するストッパー層として機能する。絶縁膜７１には、絶縁膜１３と同じ材料を用いる。
図５（ａ）に示すように、ｎ形半導体層２１およびｐ形半導体層２３の積層構造の上面側を平坦化する。例えば、ｎ形半導体層２１およびｐ形半導体層２３の絶縁膜１３の上に形成された部分をＣＭＰにより除去する。絶縁膜１３および絶縁膜７１がストッパーとして機能するため、絶縁膜１３の上面１３ａと、絶縁膜７１の上面７１ａと、が同一面となるように形成することができる。絶縁膜１３と、絶縁膜７１との間には、ｎ形半導体層２１の上端２１ｅ（第１端面）、およびｐ形半導体層２３の上端２３ｅ（第２端面）が形成される。ｎ形半導体層２１の上端２１ｅおよびｐ形半導体層２３の上端２３ｅは、半導体層１０に平行に形成される。
図５（ｂ）に示すように、絶縁膜１３、ｎ形半導体層２１の上端２１ｅ、ｐ形半導体層２３の上端２３ｅおよび絶縁膜７１の一部を覆うレジスト膜１０５を形成する。
続いて、絶縁膜７１、ｎ形半導体層２１およびｐ形半導体層２３を選択的にエッチングし、図５（ｃ）に示すように、積層体２０を形成する。
図６（ａ）に示すように、積層体２０および絶縁膜１３を覆う絶縁膜１０７を形成する。絶縁膜１０７は、例えば、シリコン酸化膜である。
図６（ｂ）に示すように、絶縁膜１０７の上にレジスト膜１０９を形成する。レジスト膜１０９は、開口１０９ａを有する。
次に、レジスト膜１０９をマスクとして絶縁膜１０７を選択的にエッチングし、開口１０７ａを形成する。さらに、絶縁膜１０７をエッチングマスクとして、絶縁膜７１、ｎ形半導体層２１およびｐ形半導体層２３を選択的に除去し、図６（ｃ）に示すように、トレンチ１１０を形成する。トレンチ１１０は、絶縁膜７１から半導体層１０に達する深さに形成される。また、トレンチ１１０は、Ｙ方向に延びる。
図７（ａ）に示すように、トレンチ１１０の内部に、ｎ形ドレイン層６０を形成する。例えば、トレンチ１１０の内部を埋め込むｎ形シリコン層を絶縁膜１０７の上に形成し、その後、ｎ形シリコン層をエッチバックすることによりｎ形ドレイン層６０を形成する。ｎ形ドレイン層６０は、ｎ形半導体層２１よりも高濃度のｎ形不純物を含む。
図７（ｂ）に示すように、絶縁膜１０７をエッチバックし、ｐ形半導体層２３の上端２３ｅおよびｐ形半導体層２３の上端２３ｅを露出させる。
さらに、図７（ｃ）に示すように、ｐ形半導体層２３を選択的にエッチングし、トレンチ２５を形成する。トレンチ２５の深さは、例えば、絶縁膜７１の膜厚と同じにする。
次に、トレンチ２５の内面、および、絶縁膜１３、７１を覆う絶縁膜１１３を形成する。絶縁膜１１３は、例えば、シリコン酸化膜である。続いて、絶縁膜１１３の上に、絶縁膜１１５を形成する。絶縁膜１１５は、トレンチ２５の内部を埋め込む。絶縁膜１１５は、例えば、シリコン酸化膜である。
図８（ａ）に示すように、絶縁膜１１５の上にレジスト膜１１７を形成する。レジスト膜１１７は、トレンチ２５の上方に開口１１７ａを有する。続いて、レジスト膜１１７をマスクとして絶縁膜１１５および絶縁膜１１３を選択的にエッチングする。その後、レジスト膜１１７を除去する。
図８（ｂ）に示すように、絶縁膜１１５に複数のトレンチ１１５ａが形成される。トレンチ１１５ａの下部には、トレンチ２５が再生される。トレンチ１１５ａは、トレンチ２５に連通する。
図８（ｃ）に示すように、トレンチ２５の内面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入する。
さらに、絶縁膜１１５および絶縁膜１１３を除去した後、イオン注入されたｐ形不純物を熱処理により活性化させ、トレンチ２５の内面にｐ形ベース領域３１を形成する。
図９（ａ）に示すように、トレンチ２５の内面および絶縁膜１３、７１を覆う絶縁膜１１９を形成する。絶縁膜１１９は、例えば、シリコン酸化膜である。続いて、絶縁膜１１９の上にレジスト膜１２１を形成し、トレンチ２５の内部を埋め込む。
図９（ｂ）に示すように、レジスト膜１２１のトレンチ２５の上方の部分を選択的にエッチバックし、開口１２１ａを形成する。開口１２１ａの底部には、ｐ形ベース領域３１の上端を露出させるように、レジスト膜１２１の一部１２１ｂを残す。
図９（ｃ）に示すように、開口１２１ａを介してｎ形不純物、例えば、砒素（Ａｓ）を、トレンチ２５の側壁にイオン注入する。続いて、レジスト膜１２１および絶縁膜１１９を除去した後、イオン注入されたｎ形不純物を熱処理により活性化させ、ｎ形ソース領域３５を形成する。ｎ形ソース領域３５は、ｐ形ベース領域３１の上端に形成される。
図１０（ａ）に示すように、トレンチ２５の内面および絶縁膜１３、７１を覆う絶縁膜１２３を形成する。絶縁膜１２３は、例えば、シリコン酸化膜である。続いて、絶縁膜１２３の上にレジスト膜１２５を形成する。レジスト膜１２５は、トレンチ２５に連通する開口１２５ａを有する。
続いて、図１０（ｂ）に示すように、開口１２５ａを介して、絶縁膜１２３のトレンチ２５の底面に形成された部分を除去する。
図１０（ｃ）に示すように、開口１２５ａを介してｐ形不純物、例えば、ボロン（Ｂ）を、ｐ形ベース領域３１にイオン注入する。ｐ形不純物は、トレンチ２５の底面のｐ形ベース領域３１に注入される。
続いて、レジスト膜１２５および絶縁膜１２３を除去した後、イオン注入されたｐ形不純物を熱処理により活性化させ、ｐ形コンタクト領域３３を形成する。
図１１（ａ）に示すように、ｐ形コンタクト領域３３は、トレンチ２５の底面においてｐ形ベース領域３１の上に形成される。
図１１（ｂ）に示すように、トレンチ２５の内面および絶縁膜１３、７１を覆う絶縁膜１２７を形成する。絶縁膜１２７は、例えば、シリコン酸化膜である。続いて、絶縁膜１２７の上に導電膜１２９を形成する。導電膜１２９は、例えば、導電性のポリシリコン膜である。続いて、導電膜１２９の上に、レジスト膜１３１を形成する。レジスト膜１３１は、ｎ形半導体層２１の上方に形成する。
次に、レジスト膜１３１をマスクとして、導電膜１２９および絶縁膜１２７をエッチングし、選択的に除去する。
図１１（ｃ）に示すように、ｎ形半導体層２１の上に、ゲート電極４０およびゲート絶縁膜４３を形成する。ゲート電極４０は、導電膜１２９の一部であり、ゲート絶縁膜４３は、絶縁膜１２７の一部である。
図１２（ａ）に示すように、トレンチ２５の内面、ゲート電極４０、絶縁膜１３および７１を覆う絶縁膜７５を形成する。絶縁膜７５は、例えば、シリコン酸化膜である。続いて、絶縁膜７５の上に絶縁膜７３を形成する。絶縁膜７３は、トレンチ２５の内部を埋め込むように形成される。絶縁膜７３は、例えば、シリコン酸化膜である。続いて、絶縁膜７３の上に、レジスト膜１３３を形成する。レジスト膜１３３は、トレンチ２５の上方に形成された開口１３３ａを有する。
続いて、レジスト膜１３３をマスクとして、絶縁膜７３をエッチングし、トレンチ７３ａを形成する。図１２（ｂ）に示すように、トレンチ７３ａは、トレンチ２５に連通する。すなわち、絶縁膜７３のトレンチ２５の内部を埋め込んだ部分が除去される。また、ゲート電極４０の上に、絶縁膜７３の一部７３ｂが残される。
さらに、絶縁膜７５のトレンチ２５の内面を覆う部分を除去する。例えば、等方性のドライエッチングを用いて、ゲート電極４０を覆う部分を残し、トレンチ２５の内面に露出した部分をエッチングする。
次に、絶縁膜７３を覆い、トレンチ７３ａの内部を埋め込むレジスト膜１３５を形成する。続いて、図１２（ｃ）に示すように、レジスト膜１３５に開口１３５ａおよび１３５ｂを形成する。開口１３５ａは、絶縁膜７３のゲート電極４０上に形成された部分７３ｂに連通する。また、開口１３５ｂは、ｎ形ドレイン層６０の上に形成される。
続いて、レジスト膜１３５をマスクとして、絶縁膜７３をエッチングする。これにより、図１３（ａ）に示すように、絶縁膜７３にトレンチ７３ａ、７３ｃおよび７３ｄを形成することができる。トレンチ７３ａは、トレンチ２５に連通する。トレンチ７３ｃは、ゲート電極４０の上面に連通する。トレンチ７３ｄは、ｎ形ドレイン層６０の上面に連通する。
図１３（ｂ）に示すように、絶縁膜７３を覆う金属膜１３７を形成する。金属膜１３７は、例えば、タングステン膜である。また、金属膜１３７は、例えば、絶縁膜７３の上に形成された窒化チタニウム（ＴｉＮ）膜と、ＴｉＮ膜の上に形成されたタングステン膜と、を含む２層膜であっても良い。
次に、トレンチ７３ａ、７３ｃおよび７３ｄに埋め込まれた部分を残し、絶縁膜７３の上に形成された金属膜１３７を除去する。例えば、ＣＭＰを用いて金属膜１３７を研磨しても良い。また、絶縁膜７３が露出するまで金属膜１３７をエッチバックしても良い。これにより、ゲート配線４５と、ソース電極５０と、ドレイン電極１６０を形成し、図１３（ｃ）に示す半導体装置１を完成させることができる。
［第２実施形態］
次に、第２実施形態に係る半導体装置２の製造方法を説明する。図１４（ａ）〜図２１（ｃ）は、半導体装置２の製造過程を例示する模式断面図である。
図１４（ａ）に示すように、半導体層１０の上に、絶縁膜１３を形成する。さらに、絶縁膜１３の上にレジスト膜２０３を形成する。レジスト膜２０３は、例えば、素子領域を囲むように設けられる。
レジスト膜２０３をマスクとして絶縁膜１３を選択的にエッチングし、半導体層１０を露出させた後、ｎ形半導体層２１と、ｐ形半導体層２３とを交互に形成する。
図１４（ｂ）に示すように、ｎ形半導体層２１およびｐ形半導体層２３は、半導体層１０上、および、絶縁膜１３上に形成する。また、ｎ形半導体層２１およびｐ形半導体層２３は、半導体層１０と、絶縁膜１３との間の段差に沿って形成される。複数のｎ形半導体層２１および複数のｐ形半導体層２３は、ｎ形不純物の総量とｐ形不純物の総量をバランスさせるように形成する。
さらに、最終層であるｐ形半導体層２３の上に絶縁膜７１を形成する。絶縁膜７１の一部の上面７１ａの位置は、好ましくは、絶縁膜１３の上面１３ａと同じ高さになるように形成する。
図１５（ａ）に示すように、ｎ形半導体層２１およびｐ形半導体層２３の積層構造の上面側を平坦化する。例えば、絶縁膜１３の上に形成されたｎ形半導体層２１およびｐ形半導体層２３をＣＭＰにより除去する。絶縁膜１３および絶縁膜７１がストッパーとして機能するため、絶縁膜１３の上面１３ａと、絶縁膜７１の上面７１ａとが同一面となるように形成することができる。そして、絶縁膜１３と、絶縁膜７１との間には、ｎ形半導体層２１の上端２１ｅ、２１ｆ、および、ｐ形半導体層２３の上端２３ｅ、２３ｆが形成される。
図１５（ｂ）に示すように、ｐ形半導体層２３を選択的にエッチングし、トレンチ２５およびトレンチ２７を形成する。トレンチ２５および２７の深さは、例えば、絶縁膜７１の膜厚と同じにする。
次に、トレンチ２５、２７の内面、および、絶縁膜１３、７１を覆う絶縁膜２１３を形成する。絶縁膜２１３は、例えば、シリコン酸化膜である。続いて、絶縁膜２１３の上に、絶縁膜２１５を形成する。絶縁膜２１５は、トレンチ２５、２７の内部を埋め込む。絶縁膜２１５は、例えば、シリコン酸化膜である。
図１５（ｃ）に示すように、絶縁膜２１５の上にレジスト膜２１７を形成する。レジスト膜２１７は、トレンチ２５の上方に開口２１７ａを有する。続いて、レジスト膜２１７をマスクとして絶縁膜２１５および絶縁膜２１３を選択的にエッチングする。その後、レジスト膜２１７を除去する。
図１６（ａ）に示すように、絶縁膜２１５に複数のトレンチ２１５ａが形成される。トレンチ２１５ａの下部には、トレンチ２５が再生される。トレンチ２１５ａは、トレンチ２５に連通する。
図１６（ｂ）に示すように、トレンチ２５の内面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入する。さらに、絶縁膜２１５および絶縁膜２１３を除去した後、イオン注入されたｐ形不純物を熱処理により活性化させ、ｐ形ベース領域３１を形成する。
トレンチ２５の内面および絶縁膜１３、７１を覆う絶縁膜２１９を形成する。絶縁膜２１９は、例えば、シリコン酸化膜である。続いて、図１６（ｃ）に示すように、絶縁膜２１９の上にレジスト膜２２１を形成し、トレンチ２５の内部を埋め込む。
図１７（ａ）に示すように、レジスト膜２２１のトレンチ２５の上方の部分を選択的にエッチバックし、開口２２１ａを形成する。ｐ形ベース領域３１の上端を露出させるように、レジスト膜２２１の一部２２１ｂを開口２２１ａの底部に残す。
図１７（ｂ）に示すように、開口２２１ａを介してｎ形不純物、例えば、砒素（Ａｓ）を、ｐ形ベース領域３１の上端にイオン注入する。続いて、レジスト膜２２１および絶縁膜２１９を除去した後、イオン注入されたｎ形不純物を熱処理により活性化させ、ｎ形ソース領域３５を形成する。
図１７（ｃ）に示すように、トレンチ２５の内面および絶縁膜１３、７１を覆う絶縁膜２２３を形成する。絶縁膜２２３は、例えば、シリコン酸化膜である。続いて、絶縁膜２２３の上にレジスト膜２２５を形成する。レジスト膜２２５は、トレンチ２５に連通する開口２２５ａを有する。
続いて、図１８（ａ）に示すように、開口２２５ａを介して、絶縁膜２２３のトレンチ２５の底面に形成された部分を除去する。
図１８（ｂ）に示すように、開口２２５ａを介してｐ形不純物、例えば、ボロン（Ｂ）を、ｐ形ベース領域３１にイオン注入する。ｐ形不純物は、トレンチ２５の底面に注入される。
続いて、レジスト膜２２５および絶縁膜２２３を除去した後、イオン注入されたｐ形不純物を熱処理により活性化させ、ｐ形コンタクト領域３３を形成する。
図１８（ｃ）に示すように、トレンチ２５の底面において、ｐ形コンタクト領域３３は、ｐ形ベース領域３１の上に形成される。
図１９（ａ）に示すように、トレンチ２５の内面、トレンチ２７の内面および絶縁膜１３、７１を覆う絶縁膜２２７を形成する。絶縁膜２２７は、例えば、シリコン酸化膜である。続いて、絶縁膜２２７の上に導電膜２２９を形成する。導電膜２２９は、例えば、導電性のポリシリコン膜である。続いて、導電膜２２９の上に、レジスト膜２３１を形成する。レジスト膜２３１は、ｎ形半導体層２１の上方に形成する。
次に、レジスト膜２３１を用いて、導電膜２２９および絶縁膜２２７をエッチングし、選択的に除去する。
図１９（ｂ）に示すように、ｎ形半導体層２１の上に、ゲート電極４０およびゲート絶縁膜４３を形成する。ゲート電極４０は、導電膜２２９の一部であり、ゲート絶縁膜４３は、絶縁膜２２７の一部である。
図１９（ｃ）に示すように、トレンチ２５の内面、トレンチ２７の内面、ゲート電極４０、絶縁膜１３および７１を覆う絶縁膜７５を形成する。絶縁膜７５は、例えば、シリコン酸化膜である。続いて、絶縁膜７５の上に絶縁膜７３を形成する。絶縁膜７３は、トレンチ２５の内部、および、トレンチ２７の内部を埋め込むように形成される。絶縁膜７３は、例えば、シリコン酸化膜である。続いて、絶縁膜７３の上に、レジスト膜２３３を形成する。レジスト膜２３３は、トレンチ２５の上方に形成された開口２３３ａを有する。
続いて、レジスト膜１３３をマスクとして、絶縁膜７３をエッチングし、トレンチ７３ａを形成する。
図２０（ａ）に示すように、トレンチ７３ａは、トレンチ２５に連通する。すなわち、絶縁膜７３のトレンチ２５の内部を埋め込んだ部分が除去される。また、ゲート電極４０の上に、絶縁膜７３の一部が残される。
さらに、絶縁膜７５のトレンチ２５の内面を覆う部分を除去する。例えば、等方性のドライエッチングを用いて、ゲート電極４０を覆う部分を残し、トレンチ２５の内面に露出した部分をエッチングする。
図２０（ｂ）に示すように、トレンチ７３ａの内部にソース電極５０を形成する。ソース電極５０は、例えば、絶縁膜７３上に形成され、トレンチ７３ａの内部を埋め込んだ金属膜（図示せず）を、ＣＭＰもしくはエッチバックにより除去することにより形成される。
図２０（ｃ）に示すように、絶縁膜７３を覆うレジスト膜２３５を形成する。レジスト膜２３５は、開口２３５ａおよび２３５ｂを有する。開口２３５ａは、絶縁膜７３のゲート電極上に形成された部分に連通する。開口２３５ｂは、トレンチ２７が形成された領域の上に形成される。
続いて、レジスト膜１３５をマスクとして、絶縁膜７３をエッチングする。これにより、図２１（ａ）に示すように、絶縁膜７３にトレンチ７３ｐおよび７３ｑを形成することができる。トレンチ７３ｐは、ゲート電極４０の上面に連通する。トレンチ７３ｑの底部には、トレンチ２７およびｎ形半導体層２１の端部２１ｆが露出する。
図２１（ｂ）に示すように、トレンチ７３ｐ、７３ｑの内壁上に絶縁膜２３７を形成する。例えば、トレンチ７３ｐ、トレンチ７３ｑおよび絶縁膜７３を覆う絶縁膜２３７を形成する。その後、例えば、異方性のドライエッチングにより、トレンチ７３ｐの底面、トレンチ７３ｑの底面および絶縁膜７３の上面に形成された絶縁膜２３７を除去し、トレンチ７３ｐおよび７３ｑの内壁に形成された部分を残す。これにより、トレンチ７３ｐの底面にゲート電極４０を露出させることができる。また、トレンチ７３ｑの底面には、ｎ形半導体層２１の上端、および、ｐ形半導体層２３の上端を露出させることができる。トレンチ７３ｐの内壁上に形成した絶縁膜２３７は、ソース電極５０と、後に形成されるゲート配線４５と、を電気的に絶縁する。
図２１（ｃ）に示すように、トレンチ７３ｐの内部にゲート配線４５を形成し、トレンチ７３ｑの内部にドレイン電極１６０を形成する。例えば、絶縁膜７３を覆う金属膜を形成し、トレンチ７３ｐおよびトレンチ７３ｑを埋め込む。続いて、トレンチ７３ａ、７３ｃおよび７３ｄに埋め込まれた部分を残し、絶縁膜７３の上に形成された金属膜１３７を除去する。これにより、ゲート配線４５およびドレイン電極１６０を形成し、図２１（ｃ）に示す半導体装置２を完成させることができる。
このように、実施形態によれば、スーパージャンクション構造を有する半導体装置１および２、例えば、横型ＭＯＳＦＥＴを実現することができる。スーパージャンクション構造は、ｎ形半導体層２１と、ｐ形半導体層２３と、を積層することにより形成される。これにより、例えば、フォトリソグラフィを用いて形成する構造における微細化の限界を凌駕したサイズのスーパージャンクション構造を実現することが可能となり、オン抵抗を低減することができる。
ソース電極５０は、トレンチ２５の内部に形成され、ｐ形コンタクト領域３３およびｎ形ソース領域３５に接する。これにより、それぞれのコンタクト抵抗を低減し、オン抵抗を小さくすることができる。また、アバランシェ耐圧を向上させることもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２・・・半導体装置、 １０・・・半導体層、 １３、７１、７３、７５、１０７、１１３、１１５、１１９、１２３、１２７、１３７、２１３、２１５、２１９、２２３、２２７、２３７・・・絶縁膜、 ２０・・・積層体、 ２０ａ・・・立ち上がり部、 ２１・・・ｎ形半導体層、 ２３・・・ｐ形半導体層、 ２５、２７、７３ａ、７３ｃ、７３ｄ、７３ｐ、７３ｑ、１１０、１１５ａ、２１５ａ・・・トレンチ、 ３１・・・ｐ形ベース領域、 ３３・・・ｐ形コンタクト領域、 ３５・・・ｎ形ソース領域、 ４０・・・ゲート電極、 ４３・・・ゲート絶縁膜、 ４５・・・ゲート配線、 ５０・・・ソース電極、 ６０・・・ｎ形ドレイン層、 １２９、２２９・・・導電膜、 １３７・・・金属膜、 １４０・・・ソースパッド、 １５０・・・ゲートパッド、 １６０・・・ドレイン電極

Claims (5)

  1. 下地層と、
    前記下地層に垂直な方向に複数設けられ、第１端面を有する第１導電形の第１半導体層と、
    前記下地層に垂直な方向において、前記第１半導体層と交互に複数設けられ、隣り合う前記第１半導体層の間に位置する第２端面を有する第２導電形の第２半導体層と、
    前記第１端面に絶縁膜を介して対面する第１電極と、
    前記第１半導体層の側面、および前記第２端面に接する第２電極と、
    前記第２電極と、前記第１半導体層および前記第２半導体層との間に位置し、且つ前記絶縁膜を介して前記第１電極に対面する第２導電形の第１半導体領域と、
    前記第２電極と前記第１半導体層との間に位置する前記第１半導体領域に設けられ、前記絶縁膜を介して前記第１電極に対面し、且つ前記第２電極と電気的に接続された第１導電形の第２半導体領域と、
    を備えた半導体装置。
  2. 前記第１端面および前記第２端面は、前記下地層に平行に設けられる請求項１記載の半導体装置。
  3. 前記第１半導体領域に選択的に設けられ、前記第２電極に接する第１導電形の第３半導体領域をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記下地層上に選択的に設けられ、前記第１半導体層の前記第１端面とは別の端、および、前記第２半導体層の前記第２端面とは別の端に接続された第１導電形の第３半導体層をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記下地層上に設けられ、前記第１半導体層の前記第１端面とは別の端、および、前記第２半導体層の前記第２端面とは別の端に電気的に接続された第３電極をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
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