JP6463338B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、トレンチ間のメサ領域に、エミッタ電極に接続されずにフローティング電位となるｐ型ベース領域（以下、フローティングｐ型領域とする）を備えたトレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）が公知である。フローティングｐ型領域を備えたトレンチゲート型ＩＧＢＴでは、ターンオン時に、ｎ-型ドリフト層の内部のフローティングｐ型領域付近のホール（正孔）がエミッタ電極に掃き出されにくいため、この部分にホールが蓄積される。これによって相対的にｎ-型ドリフト層への電子注入が促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）され、通常のトレンチゲート型ＩＧＢＴよりもオン電圧が低くなる。
しかしながら、フローティングｐ型領域を備えたトレンチゲート型ＩＧＢＴでは、トレンチ側壁に設けられたゲート絶縁膜を挟んでフローティングｐ型領域とゲート電極とが対向するため、ターンオン時に、ゲート電極を介してフローティングｐ型領域にゲート・コレクタ間容量に応じた変位電流が流れ込む。この変位電流によって入力容量が充電されてゲート電圧が持ち上がるため、ターンオン時のコレクタ電流の電流変化率（ｄｉ／ｄｔ、以下、ターンオンｄｉ／ｄｔとする）が大きくなる（ターンオン時のスイッチング速度が速くなる）。すなわち、ターンオンｄｉ／ｄｔの制御性が悪いという問題がある。
この問題を解消させた装置として、フローティングｐ型領域の、基板おもて面側の表面およびトレンチに沿った側面がゲート絶縁膜を介してゲート電極で囲まれたトレンチゲート型ＩＧＢＴが知られている。このトレンチゲート型ＩＧＢＴでは、ターンオン時にｐ-型コレクタ層からｎ-型ドリフト層に注入されたホールがフローティングｐ型領域に注入される前に、ゲート電圧の上昇に伴ってフローティングｐ型領域の電位が上昇する。このため、ターンオン時におけるフローティングｐ型領域へのホールの蓄積が抑制され、ターンオンｄｉ／ｄｔの制御性が向上する。
フローティングｐ型領域の、基板おもて面側の表面およびトレンチに沿った側面がゲート絶縁膜を介してゲート電極で囲まれた装置として、トレンチの内部に設けられたゲート電極を、フローティングｐ型領域の、基板おもて面側の表面上に引き出した装置が提案されている（例えば、下記特許文献１（第００３９段落、第９図）および下記特許文献３（第００３９段落、第３１図）参照。）。また、別の装置として、複数の溝に沿って連続的にゲート電極を形成し、電子注入チャネルが形成されない領域にも埋込み絶縁ゲート構造を形成した装置が提案されている（例えば、下記特許文献２（第００９９段落、第８５，８７，９１，９３図）参照。）。
特開２００５−１９１２２１号公報 特開平０５−２４３５６１号公報 特開２０１０−２７２７４１号公報
しかしながら、従来技術では、フローティングｐ型領域の、基板おもて面側の表面上にもゲート絶縁膜を介してゲート電極が設けられていることで、通常のフローティングｐ型領域を備えたトレンチゲート型ＩＧＢＴよりもミラー容量（ミラー効果により利得倍され入力容量として機能するゲート・コレクタ間容量）が著しく増大するという問題がある。この問題は、例えば、フローティングｐ型領域の、基板おもて面側の表面上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のような厚い酸化膜を介してゲート電極を配置することで解消される。しかしながら、活性領域において素子おもて面にＬＯＣＯＳによる大きな段差が生じることとなり、微細パターンの素子構造を形成することが困難になるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ターンオンｄｉ／ｄｔの制御性が高く、ミラー容量が小さく、かつ微細パターンの素子構造を形成可能な半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に、第２導電型の第２半導体層が選択的に設けられている。前記第２半導体層の内部に、第１導電型の第３半導体層が選択的に設けられている。前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチが設けられている。前記第１半導体層の一方の表面層に、第２導電型の第４半導体層が選択的に設けられている。前記第４半導体層は、前記トレンチによって前記第２半導体層と分離されている。前記第４半導体層を覆う層間絶縁膜が設けられている。前記第１半導体層の他方の表面層に、第２導電型の第５半導体層が設けられている。前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極が設けられている。前記第５半導体層と導電接続された第２電極が設けられている。前記トレンチの内部に、前記トレンチの内壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側に第１ゲート電極が設けられている。前記第４半導体層の表面層に、隣り合う前記トレンチとの間に前記トレンチと離れて、前記第４半導体層よりも深さの浅い溝が設けられている。前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜が設けられている。前記ＬＯＣＯＳ膜の内側に、前記溝の内壁に沿う凹状部が設けられている。前記凹状部の内側に第２ゲート電極が設けられている。前記第２ゲート電極は、前記第４半導体層の上部を覆うように設けられ、前記第１ゲート電極と電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極と前記層間絶縁膜との界面は、前記第２半導体層と前記第１電極との界面とほぼ等しい高さにあることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ゲート電極と前記第２ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記トレンチと前記溝との間隔は０．５μｍ以上３．０μｍ以下とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に、第２導電型の第２半導体層が選択的に設けられている。前記第２半導体層の内部に、第１導電型の第３半導体層が選択的に設けられている。前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチが設けられている。前記第１半導体層の一方の表面層に、第２導電型の第４半導体層が選択的に設けられている。前記第４半導体層は、前記トレンチによって前記第２半導体層と分離されている。前記第４半導体層を覆う層間絶縁膜が設けられている。前記第１半導体層の他方の表面層に、第２導電型の第５半導体層が設けられている。前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極が設けられている。前記第５半導体層と導電接続された第２電極が設けられている。前記トレンチの内部に、前記トレンチの内壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側に第１ゲート電極が設けられている。前記第４半導体層上において、隣り合う前記トレンチの間に前記トレンチと離して、前記第４半導体層を覆うＬＯＣＯＳ膜が設けられている。前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上の全面に、第２ゲート電極が設けられている。前記第２ゲート電極は、前記第１ゲート電極と電気的に接続されている。隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上である。
また、この発明にかかる半導体装置は、上述した発明において、前記ＬＯＣＯＳ膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、前記第２ゲート電極は、前記ＬＯＣＯＳ膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極の端部は、前記ＬＯＣＯＳ膜の前記端部の傾斜と同じ方向に傾いて前記ＬＯＣＯＳ膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は１．０μｍ以上２．０μｍ以下であることを特徴とする。
本発明にかかる半導体装置によれば、ターンオンｄｉ／ｄｔの制御性を高く、ミラー容量を小さく、かつ素子表面の段差を緩和することができるため、微細パターンの素子構造を形成することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置のエッジ終端構造部の構造を示す断面図である。 図３は、実施の形態２にかかる半導体装置のエッジ終端構造部の構造を示す断面図である。 図４は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１１は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１２は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１３は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１４は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１７は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１８は、実施の形態４にかかる半導体装置の製造方法によって製造された半導体装置の活性領域の構造を示す断面図である。 図１９は、従来の半導体装置の活性領域の構造を示す断面図である。 図２０は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２１は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２２は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２３は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２４は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２５は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２６は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２７は、実施の形態４にかかる半導体装置のエッジ終端構造部付近の一例を模式的に示す平面図である。 図２８は、図２７の一部を拡大して示す平面図である。 図２９は、図２８の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３０は、実施の形態４にかかる半導体装置のエッジ終端構造部付近の別の一例を模式的に示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図２は、実施の形態１にかかる半導体装置のエッジ終端構造部の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、活性領域において、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、トレンチ２間のメサ領域に設けられたフローティング電位のｐ型ベース領域（フローティングｐ型領域（第４半導体層））９と、を備える。活性領域とは、オン状態のときに電流が流れる（電流駆動を担う）領域である。
具体的には、活性領域において、ｎ-型ドリフト層（第１半導体層）１となるｎ-型半導体基板（半導体チップ）には、おもて面から所定深さでトレンチ２が設けられている。トレンチ２は、例えばストライプ状に複数配置されていてもよいし、ストライプ状に配置された隣り合う１組のトレンチ２の端部同士をつなぐことで、後述するｐ型ベース領域（第２半導体層）５の周囲を囲む環状に配置されていてもよい。トレンチ２の内部には、トレンチ２の内壁に沿ってゲート絶縁膜３が設けられ、ゲート絶縁膜３の内側に第１ゲート電極４が設けられている。また、ｎ-型ドリフト層１の、基板おもて面側の表面層には、トレンチ２の側壁のゲート絶縁膜３に接するようにｐ型ベース領域５が設けられている。ｐ型ベース領域５の深さは、トレンチ２の深さよりも浅い。ｐ型ベース領域５の内部には、基板おもて面側の表面層にｎ+型エミッタ領域（第３半導体層）６が選択的に設けられている。
ｎ+型エミッタ領域６は、トレンチ２の側壁のゲート絶縁膜３を挟んで第１ゲート電極４に対向する。これらトレンチ２、ゲート絶縁膜３、第１ゲート電極４、ｐ型ベース領域５およびｎ+型エミッタ領域６によって、トレンチゲート型のＭＯＳゲート構造が構成されている。エミッタ電極７は、層間絶縁膜８を深さ方向に貫通するコンタクトホールを介してｎ+型エミッタ領域６およびｐ型ベース領域５に接するとともに、層間絶縁膜８によって第１ゲート電極４と電気的に絶縁されている。また、ｎ-型ドリフト層１の、基板おもて面側の表面層には、層間絶縁膜８によってエミッタ電極（第１電極）７と電気的に絶縁されたｐ型領域（フローティングｐ型領域）９が設けられている。
フローティングｐ型領域９は、隣り合うトレンチ２間のメサ領域に、トレンチ２の側壁のゲート絶縁膜３に接するように設けられている。また、フローティングｐ型領域９は、トレンチ２と、フローティングｐ型領域９とｎ-型ドリフト層１との間のｐｎ接合とにより、ｐ型ベース領域５から分断されている。フローティングｐ型領域９の深さは例えばトレンチ２の深さよりも深く、フローティングｐ型領域９の下側（基板裏面側）のコーナー部は例えばトレンチ２の底面の一部を覆う位置にまで延びている。このフローティングｐ型領域９は、ターンオン時にコレクタ側から注入されたホールを蓄積して耐圧を保持する機能を有する。
フローティングｐ型領域９の、基板おもて面側の表面層には、トレンチ２と離れて、かつフローティングｐ型領域９よりも浅い深さで溝１０が設けられている。溝１０は、例えば、トレンチ２が並ぶ方向（以下、トレンチ短手方向とする）と直交する方向（図１では紙面奥行き方向：以下、トレンチ長手方向とする）に延びる直線状の平面形状を有する。溝１０とトレンチ２との間隔（トレンチ短手方向の間隔）Ｌ１は、プロセス上において可能な限り狭いのが好ましい。その理由は、後述する第２ゲート電極１２によってフローティングｐ型領域９を覆う範囲が広いほど、ターンオン時にフローティングｐ型領域９の電位の持ち上がりを防止する効果を得やすいからである。
具体的には、溝１０とトレンチ２との間隔Ｌ１は、例えば０．５μｍ以上３．０μｍ以下であってもよい。溝１０とトレンチ２との間隔Ｌ１の上記下限値は、例えば、アライメント精度や、溝１０およびトレンチ２付近の構造を形成するための各工程のばらつきを考慮して決定される。溝１０とトレンチ２との間隔Ｌ１の上記上限値は、本発明の効果を得るための最適値の上限である。また、溝１０の深さは、溝１０の内部に上層部となる第２ゲート電極１２の上面（すなわち層間絶縁膜８側の表面）が基板おもて面とほぼ同じ位置となるような深さであるのが好ましい。その理由は、より素子表面の平坦化を図ることができるからである。
溝１０の内部には、溝１０の内壁に沿ってＬＯＣＯＳなどの酸化膜（ＳｉＯ2）からなる絶縁層１１が設けられている。絶縁層１１は、フローティングｐ型領域９の基板おもて面側を覆う。また、溝１０の内部には、絶縁層１１の内側に第２ゲート電極１２が設けられている。第２ゲート電極１２は、絶縁層１１を介してフローティングｐ型領域９の基板おもて面側を覆う。すなわち、溝１０の内部は、絶縁層１１からなる下層部と、第２ゲート電極１２からなる上層部との２層構造となっている。絶縁層１１の厚さは、設計条件によって種々変更可能であり、ミラー容量（ミラー効果により利得倍され入力容量として機能するゲート・コレクタ間容量）を所定量まで小さくすることができる程度に厚いのが好ましい。具体的には、絶縁層１１の厚さは、例えば０．５μｍ程度であってもよい。さらに、トレンチ２の、フローティングｐ型領域９側の側壁に設けられたゲート絶縁膜３の厚さを厚くすることによって、ミラー容量を小さくすることができるため、好ましい。
第２ゲート電極１２は、フローティングｐ型領域９と層間絶縁膜８との間において、フローティングｐ型領域９の基板おもて面側の表面層に埋め込まれるように配置され、基板おもて面が平坦化されている。第２ゲート電極１２は、絶縁層１１を介して、フローティングｐ型領域９の、基板おもて面側の表面のほぼ全体を覆うように設けられているのが好ましい。その理由は、次の通りである。ターンオン時にｐ-型コレクタ層１４からｎ-型ドリフト層１に注入されたホールがフローティングｐ型領域９に注入される前に、ゲート電圧の上昇に伴ってフローティングｐ型領域９の電位が上昇する。このため、フローティングｐ型領域９へのホールの蓄積が抑制され、ターンオンｄｉ／ｄｔの制御性を向上させることができるからである。第２ゲート電極１２の厚さは、設計条件に合わせて種々変更可能であり、例えば０．８μｍ程度であってもよい。
また、第２ゲート電極１２は、層間絶縁膜８によってエミッタ電極７と電気的に絶縁されている。また、第２ゲート電極１２は、例えば図示省略するエッジ終端構造部において第１ゲート電極４と電気的に接続されている。エッジ終端構造部は、オン状態のときに電流が流れる活性領域の周囲を囲み、基板おもて面側の電界を緩和し耐圧を保持する領域である。具体的には、第２ゲート電極１２のトレンチ長手方向の端部は、活性領域とエッジ終端構造部との境界付近において第１ゲート電極４のトレンチ長手方向の端部と電気的に接続されていてもよいし、活性領域の周囲を囲むように配置される環状のゲート配線（不図示）に電気的に接続されていてもよい。
また、第２ゲート電極１２は、トレンチ短手方向において、層間絶縁膜８によって第１ゲート電極４と電気的に絶縁されている。すなわち、第２ゲート電極１２および絶縁層１１は、ｎ-型ドリフト層１の、トレンチ２と溝１０とに挟まれた部分の表面上に設けられていない。例えば上記特許文献１〜３のようにトレンチ内部のゲート電極が基板おもて面上にまで延在している場合、ゲート電極をエッチングするにあたって製造プロセスが複雑になる。それに対して、本発明においては、上述したようにトレンチ長手方向において第２ゲート電極１２と第１ゲート電極４（またはゲート配線）とを電気的に接続することができるため、トレンチ短手方向において第２ゲート電極１２と第１ゲート電極４とを接続する必要がなく、製造工程を簡略化することができる。
また、図２に示すように、フローティングの複数のｐ型ガードリング領域１６で構成されたエッジ終端構造部に上記活性領域の構造を適用してもよい。具体的には、エッジ終端構造部は、活性領域の周囲を囲むように配置されている。エッジ終端構造部は、ｎ-型ドリフト層の、基板おもて面側の電界を緩和し耐圧を保持する機能を有する。エッジ終端構造部において、ｎ-型ドリフト層１の、基板おもて面側の表面層には、活性領域の周囲を囲む環状に複数のｐ型ガードリング領域１６が設けられている。ｎ-型ドリフト層の、隣り合うｐ型ガードリング領域１６間に挟まれた部分には溝２０が設けられている。溝２０は、例えばｐ型ガードリング領域１６よりも浅い深さで、ｐ型ガードリング領域１６に沿った環状に配置されている。
溝２０の内部には、例えばＬＯＣＯＳなどの酸化膜（ＳｉＯ2）などからなる絶縁層２１が設けられている。絶縁層２１の上面（層間絶縁膜８側の表面）は、例えば基板おもて面とほぼ同程度の高さであるのが好ましい。その理由は、活性領域において素子表面に絶縁層２１や後述するフィールドプレート２２などにより大きな段差が生じることを防止することができるからである。ｐ型ガードリング領域１６上には、当該ｐ型ガードリング領域１６に隣接する絶縁層２１上に延在するように、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるフィールドプレート２２が設けられている。フィールドプレート２２の表面、および絶縁層２１の、フィールドプレート２２に覆われていない部分の表面は、活性領域から延在する層間絶縁膜８で覆われている。
ｎ-型半導体基板の裏面の表面層には、活性領域からエッジ終端構造部にわたって、ｎ型フィールドストップ層１３が設けられている。また、ｎ-型半導体基板の裏面の表面層には、活性領域からエッジ終端構造部にわたって、基板裏面からｎ型フィールドストップ層１３よりも浅い深さでｐ-型コレクタ層（第５半導体層）１４が設けられている。ｎ-半導体基板の裏面全体、すなわちｐ-型コレクタ層１４の表面全体に、コレクタ電極（第２電極）１５が設けられている。
以上、説明したように、実施の形態１によれば、フローティングｐ+型領域の表面を、絶縁層を介して第２ゲート電極で覆うことにより、ターンオンｄｉ／ｄｔの制御性を高くすることができる。また、実施の形態１によれば、フローティングｐ+型領域と第２ゲート電極との間の絶縁層をＬＯＣＯＳのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。また、実施の形態１によれば、フローティングｐ+型領域の、基板おもて面に溝を設け、この溝の内部に絶縁層および第２ゲート電極を順に積層することにより、素子表面の段差を緩和することができる。これにより、基板おもて面側に微細パターンの素子構造を形成することができる。また、実施の形態１によれば、素子表面の平坦度が上がるため、素子表面に部分的に応力が集中することを抑制することができる。これにより、ワイヤボンディング時の不良を低減することができたり、パワーサイクル耐量を向上させることができる。
また、従来技術では、基板おもて面から上方（エミッタ電極側）に第２ゲート電極を構成するポリシリコン層が突出しているため、ポリシリコン層のコーナー部に応力がかかることで割れが生じ、第２ゲート電極とエミッタ電極とが短絡する虞があるが、本発明においては、活性領域に設けた溝の内部に第２ゲート電極を埋め込むため、第２ゲート電極の上面が基板おもて面から上方（エミッタ電極側）にほぼ突出しない。このため、素子おもて面をほぼ平坦化することができ、従来技術で生じていた問題を回避することができる。
また、実施の形態１によれば、ｎ-型ドリフト層の、隣り合うｐ型ガードリング領域間に挟まれた部分に溝を設け、この溝の内部に絶縁層を埋め込むことにより、エッジ終端構造部において素子おもて面の段差を小さくすることができる。素子おもて面の平坦化が進むことにより、おもて面素子構造の微細パターンを形成可能な範囲を広げることができるため、チップ面積に対する活性領域の占有面積の割合を大きくすることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置のエッジ終端構造部の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、層間絶縁膜８上に、金属からなるフィールドプレート２４が設けられている点である。すなわち、実施の形態２にかかる半導体装置においては、エッジ終端構造部の構造が実施の形態１にかかる半導体装置と異なる。実施の形態２にかかる半導体装置の活性領域の構造は、実施の形態１にかかる半導体装置と同様である。
具体的には、図３に示すように、エッジ終端構造部において、絶縁層２１は、溝２０の内部に埋め込まれ、かつｐ型ガードリング領域１６を覆う。この絶縁層２１上には、活性領域から延在する層間絶縁膜８が設けられている。各ｐ型ガードリング領域１６上には、それぞれ、絶縁層２１および層間絶縁膜８を介して、金属からなるフィールドプレート２４が設けられている。フィールドプレート２４は、深さ方向に層間絶縁膜８および絶縁層２１を貫通してｐ型ガードリング領域１６に達するコンタクトホールに埋め込まれた電極プラグ２３を介して、ｐ型ガードリング領域１６に電気的に接続されている。電極プラグ２３は、例えばタングステン（Ｗ）からなる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について、実施の形態１にかかる半導体装置を作製（製造）する場合を例に説明する。図４〜１７は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図４〜１７において、（ａ）には活性領域の製造途中の状態を示し、（ｂ）にはエッジ終端構造部の製造途中の状態を示す。まず、図４に示すように、ｎ-型ドリフト層１となるｎ-型半導体ウエハ（以下、ｎ-型半導体ウエハ１とする）として、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法を用いて作製された比抵抗８０Ωｃｍのｎ-型シリコン（Ｓｉ）ウエハを用意する。次に、フォトリソグラフィにより、ｎ-型半導体ウエハ１のおもて面に、活性領域において溝１０の形成領域が開口し、かつエッジ終端構造部において溝２０の形成領域が開口したレジストマスク３１を形成する。
次に、レジストマスク３１をマスクとして例えばプラズマエッチングを行う。このプラズマエッチングにより、図５に示すように、ｎ-型半導体ウエハ１のおもて面側に、活性領域において例えば直線状の平面パターンで溝１０を形成するとともに、エッジ終端構造部において活性領域を囲む環状の平面パターンで溝２０を形成する。次に、レジストマスク３１を除去した後、熱酸化処理により、ｎ-型半導体ウエハ１のおもて面および溝１０，２０の内壁に例えば３５０Åの厚さのスクリーン酸化膜３２を形成する。次に、図６に示すように、フォトリソグラフィにより、スクリーン酸化膜３２上に、活性領域においてフローティングｐ型領域９の形成領域が開口し、かつエッジ終端構造部においてｐ型ガードリング領域１６の形成領域が開口したレジストマスク３３を形成する。
次に、レジストマスク３３をマスクとして、スクリーン酸化膜３２越しに例えばボロン（Ｂ）などのｐ型不純物をイオン注入する。このイオン注入により、図６（ａ）に示すように、活性領域において、溝１０の底面に露出するシリコン部の表面層にフローティングｐ型領域９を形成する。また、図６（ｂ）に示すように、フローティングｐ型領域９の形成と同時に、エッジ終端構造部においてｎ-型半導体ウエハ１のおもて面の表面層にｐ型ガードリング領域１６を形成する。次に、レジストマスク３３を除去した後、図７に示すように、例えば物理蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や堆積法により、スクリーン酸化膜３２上に例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）３４を堆積（形成）する。
次に、図８に示すように、フォトリソグラフィにより、シリコン窒化膜３４上に、溝１０，２０の内部のシリコン窒化膜３４が露出されるようにレジストマスク３５を形成する。次に、図９に示すように、レジストマスク３５をマスクとして例えばプラズマエッチングを行い、溝１０，２０の内部のシリコン窒化膜３４を除去する。次に、レジストマスク３５を除去した後、熱処理により、溝１０，２０の内壁のシリコン部（シリコン窒化膜３４の残部に覆われていない部分）を局部酸化（ＬＯＣＯＳ）する。この局部酸化により、溝１０，２０の内部をそれぞれ絶縁層１１，２１で埋め込む。また、この局部酸化のための熱処理により、フローティングｐ型領域９およびｐ型ガードリング領域１６が熱拡散される。
次に、図１０に示すように、シリコン窒化膜３４をすべて除去する。次に、図１１に示すように、熱処理により、スクリーン酸化膜３２および絶縁層１１，２１上に、例えば４０００Åの厚さで高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜３６を成長させる。次に、図１２に示すように、フォトリソグラフィにより、高温酸化膜３６上に、活性領域においてトレンチ２の形成領域が開口したレジストマスク３７を形成する。次に、図１３に示すように、レジストマスク３７をマスクとして例えば非等方性のドライエッチングを行い、高温酸化膜３６の、トレンチ２の形成領域上の部分を除去する。次に、レジストマスク３７を除去した後、高温酸化膜３６の残部をマスクとして例えば非等方性のエッチングを行い、ｎ-型半導体ウエハ１のおもて面側にトレンチ２を形成する。
次に、図１４に示すように、高温酸化膜３６を後退させながら、さらにトレンチ２をエッチング（以下、後退エッチングとする）してもよい。この後退エッチングにより、高温酸化膜３６の厚さが薄くなるとともに、トレンチ２の幅が全体的に広くなり、かつトレンチ２の上部の幅が下部の幅よりも広くなる。次に、図１５に示すように、高温酸化膜３６の残部をすべて除去した後、犠牲酸化によりトレンチ２の内壁に犠牲酸化膜３８を形成する。このとき、絶縁層１１，２１およびスクリーン酸化膜３２の厚さは、例えば犠牲酸化膜３８の厚さ分だけ厚くなる。次に、ドライブイン熱処理によりフローティングｐ型領域９およびｐ型ガードリング領域１６を熱拡散させて所定の拡散深さにする。
次に、トレンチ２の内壁に形成された犠牲酸化膜３８を除去することで、トレンチ２の内壁に生じているダメージ層（不図示）を除去する。このとき、絶縁層１１，２１およびスクリーン酸化膜３２の厚さは、例えば犠牲酸化膜３８の厚さ分だけ薄くなる。次に、図１６に示すように、熱酸化により、トレンチ２の内壁に沿ってゲート絶縁膜３を形成する。次に、エッチングにより、活性領域の溝１０の内部に、溝１０の内壁に沿うように凹状に所定の厚さの絶縁層１１を残す。このとき、フローティングｐ型領域９の、トレンチ２と溝１０との間に挟まれた部分の表面上に絶縁層１１が残らないように絶縁層１１を除去する。次に、活性領域からエッジ終端構造部にわたって、トレンチ２および溝１０の内部に埋め込むように、ウエハおもて面に例えば不純物をドープしたポリシリコン層３９を成長させる。
次に、図１７に示すように、フォトリソグラフィおよびプラズマエッチングにより、活性領域において第１，２ゲート電極４，１２となる部分と、エッジ終端構造部においてフィールドプレート２２となる部分と、が残るようにポリシリコン層３９をパターニングする。このとき、ポリシリコン層３９の、第２ゲート電極１２となる部分の上面がウエハおもて面とほぼ同程度の高さになるように、かつ、ポリシリコン層３９の、第２ゲート電極１２となる部分と第１ゲート電極４となる部分とが切断されるように、ポリシリコン層３９をパターニングする。次に、一般的な方法により、ウエハおもて面に層間絶縁膜８およびエミッタ電極７を形成し、ウエハ裏面にｎ型フィールドストップ層１３、ｐ-型コレクタ層１４およびコレクタ電極１５を形成する。その後、半導体ウエハを個々のチップ状に切断（ダイシング）することで、図１，２に示す本発明にかかる半導体装置が完成する。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１８は、実施の形態４にかかる半導体装置の製造方法によって製造された半導体装置の活性領域の構造を示す断面図である。図１９は、従来の半導体装置の活性領域の構造を示す断面図である。図２０〜２６は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態３にかかる半導体装置の製造方法と異なる点は、ｎ-型半導体ウエハのおもて面側に堆積したポリシリコン層５１の、第２ゲート電極４２となる部分をレジストマスク５２で覆った状態でエッチングを行う点である。このエッチングにより、ポリシリコン層５１の、レジストマスク５２で覆った部分を残すとともに、レジストマスク５２で覆っていないトレンチ２付近がエッチバックされた場合と同様に除去され、第１ゲート電極４となる部分が残る。
すなわち、実施の形態４にかかる半導体装置の製造方法によって作製（製造）される半導体装置は、実施の形態１にかかる半導体装置と同様に、第１ゲート電極４と、第２ゲート電極４２とを離して配置した構成を有する。実施の形態４にかかる半導体装置の製造方法によって作製される半導体装置が実施の形態１にかかる半導体装置と異なる点は、フローティングｐ型領域９上の絶縁層（ＬＯＣＯＳ膜４１）および第２ゲート電極４２の構成である。具体的には、図１８に示すように、実施の形態４においては、フローティングｐ型領域９の基板おもて面側の表面に、溝を形成せずに平坦な面状態でＬＯＣＯＳ膜４１を形成している。そして、ＬＯＣＯＳ膜４１および第２ゲート電極４２それぞれの、第１ゲート電極４に対する位置を調整することで層間絶縁膜８のステップカバレッジを向上させ、エミッタ電極７の表面段差を緩やかにしている。
ＬＯＣＯＳ膜４１の端部（ＬＯＣＯＳバーズビーク）４１ｂは、上面（層間絶縁膜８側の面）および下面（フローティングｐ型領域９側の面）ともに傾斜して、トレンチ２側に近づくにつれて厚さが薄くなっている。具体的には、ＬＯＣＯＳバーズビーク４１ｂとは、窒化膜（例えば窒化シリコン（ＳｉＮ）膜）をマスクとして形成されるＬＯＣＯＳ膜４１の、マスク下側にもぐり込むように成長した部分であり、外側に向う（トレンチ２側に近づく）につれて厚さが薄くなる鳥の嘴形状の部分である。また、ＬＯＣＯＳ膜４１のＬＯＣＯＳバーズビーク４１ｂ以外の部分は、ＬＯＣＯＳバーズビーク４１ｂに比して厚さが厚い肉厚部４１ａとなっている。ＬＯＣＯＳ膜４１は、トレンチ短手方向に所定の間隔でトレンチ２と離して配置されていることが好ましい。その理由は、次の通りである。ＬＯＣＯＳ膜４１の形成時、ＬＯＣＯＳ膜４１のＬＯＣＯＳバーズビーク４１ｂとの境界付近においてフローティングｐ型領域９に欠陥が生じる。ＬＯＣＯＳ膜４１とトレンチ２との間隔（すなわちＬＯＣＯＳバーズビーク４１ｂの先端からトレンチ２のフローティングｐ型領域９側の側壁までの距離）Ｌ２が狭い場合、フローティングｐ型領域９に生じた欠陥によってゲート絶縁膜３の膜質に悪影響が及ぶからである。
すなわち、ＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２は、ＬＯＣＯＳ膜４１の形成時にフローティングｐ型領域９に生じる欠陥によってゲート絶縁膜３の膜質に悪影響が及ばない程度に広いことが好ましい。具体的には、ＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２は、ＬＯＣＯＳ膜４１の厚さの厚い肉厚部４１ａの厚さｔ１（例えば０．８μｍ程度）より広いのがよい（Ｌ２＞ｔ１）。一方、ＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２が広すぎる場合、ターンオンｄｉ／ｄｔの制御性を高める効果が低減する。このため、ＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２は、例えば、ＬＯＣＯＳ膜４１の形成に用いるマスク上の距離（すなわちマスク開口部の側壁からトレンチ２のフローティングｐ型領域９側の側壁までの距離）で１．０μｍ以上２．０μｍ以下程度の範囲内であってもよい。例えば、マスク上の距離を２．０μｍ程度とした場合、ＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２は１．６μｍ程度となる。フローティングｐ型領域９の、ＬＯＣＯＳ膜４１とトレンチ２とに挟まれた部分の表面はゲート絶縁膜３で覆われている。
第２ゲート電極４２は、ＬＯＣＯＳ膜４１の厚さの厚い肉厚部４１ａ上に設けられており、ＬＯＣＯＳバーズビーク４１ｂ上には延在していない。厚さの薄いＬＯＣＯＳバーズビーク４１ｂ上に第２ゲート電極４２を延在させないことで、ミラー容量が増大することを防止することができる。また、第２ゲート電極４２は、ＬＯＣＯＳ膜４１の肉厚部４１ａ全体（すなわちＬＯＣＯＳ膜４１のＬＯＣＯＳバーズビーク４１ｂ以外の部分）を覆うことが好ましい。その理由は、第２ゲート電極４２がＬＯＣＯＳ膜４１を介してフローティングｐ型領域９を覆う面積を大きくするほど、ターンオンｄｉ／ｄｔの制御性を高めることができるからである。第２ゲート電極４２の端部の厚さは、後述するように第２ゲート電極４２の側面がテーパー状をなすことで第２ゲート電極４２の他の部分の厚さよりも薄くなっているが、ターンオンｄｉ／ｄｔの制御性に悪影響は生じない。
このようにＬＯＣＯＳ膜４１および第２ゲート電極４２を設けることで、第２ゲート電極４２と、第２ゲート電極４２の下層のＬＯＣＯＳ膜４１とが、基板おもて面に対して、フローティングｐ型領域９側からトレンチ２側に向って段数を低減させた階段状に形成される。また、第２ゲート電極４２の側面は、後述するように第２ゲート電極４２の形成時に進行するサイドエッチにより、ＬＯＣＯＳバーズビーク４１ｂの傾斜と同じ方向に傾いてＬＯＣＯＳバーズビーク４１ｂの傾斜になだらかにつながるテーパー状となっている。第２ゲート電極４２の側面の傾斜は、ＬＯＣＯＳバーズビーク４１ｂの傾斜と同程度、または、ＬＯＣＯＳバーズビーク４１ｂよりも緩やかであるのが好ましい。これによって、ＬＯＣＯＳバーズビーク４１ｂから素子構造部（ｐ型ベース領域５およびｎ+型エミッタ領域６が形成された部分）にわたって層間絶縁膜８の表面段差が小さくなり、層間絶縁膜８の平坦性が向上される。
例えば、従来構造（図１９参照）では、トレンチ１０２の内部からフローティングｐ型領域１０９の表面上に延在するようにゲート電極１０４が形成されているため、素子構造部付近において層間絶縁膜１０８の表面段差が大きくなる。このため、コンタクトホールを形成するための層間絶縁膜１０８へのフォトリソグラフィの露光時にウエハ面内で部分的にピントを合わせづらくなるため、マスクパターンの転写精度が低下する。これにより、素子構造部付近において層間絶縁膜１０８の表面段差を起因とするパターン不良が生じる虞があり、エミッタ電極１０７と半導体部とのコンタクト付近の微細なパターン形成が困難となる。また、素子構造部において層間絶縁膜１０８の表面段差が大きい場合、コンタクトホールに露出された半導体部の表面から層間絶縁膜１０８の表面までの段差ｔ１０４が大きくなる。図１９において、符号１０１，１０３，１０６，１１３〜１１５は、それぞれｎ-型ドリフト層、ゲート絶縁膜、ｎ+型エミッタ領域、ｎ型フィールドストップ層、ｐ-型コレクタ層およびコレクタ電極である。
上述した従来構造において、例えば、素子構造の寸法を、トレンチ１０２の幅（トレンチ短手方向の幅、以下同様）Ｌ１０３を１．２μｍとし、ｐ型ベース領域１０５の幅Ｌ１０４を２μｍとし、コンタクトホールの幅Ｌ１０５を１μｍとし、ＬＯＣＯＳ膜１１１の厚さｔ１０１を０．８μｍとする。この場合、ゲート電極１０４の、フローティングｐ型領域１０９上の部分の厚さｔ１０２は０．８μｍであり、層間絶縁膜１０８の厚さｔ１０３は１μｍである。このため、素子構造部において半導体部の表面から層間絶縁膜１０８の表面までの段差ｔ１０４は１．８μｍ程度となり、コンタクトホールの幅Ｌ１０５の２倍程度になる。このため、素子構造部においてエミッタ電極１０７の表面の落ち込み１１０が大きくなり、製品組み立て時、エミッタ電極１０７の表面の落ち込み１１０が生じている部分とワイヤ（不図示）との接合部においてエミッタ電極１０７に大きな応力がかかり、クラックが入るなどのワイヤボンディング不良が生じやすくなる。その結果、パワーサイクル耐量が低下する虞がある。
それに対して、実施の形態４においては、上述したようにＬＯＣＯＳ膜４１および第２ゲート電極４２をトレンチ２と離して階段状に形成するため、素子構造部における層間絶縁膜８の表面段差を緩やかにすることができる。このため、第２ゲート電極４２の厚さｔ２、層間絶縁膜８の厚さｔ３、および素子構造の寸法（トレンチ２の幅Ｌ３、ｐ型ベース領域５の幅Ｌ４、コンタクトホールの幅Ｌ５）がそれぞれ従来構造の対応する各部と同じであっても、素子構造部での層間絶縁膜８の表面段差は従来構造と比べて緩やかになる。したがって、エミッタ電極７と半導体部とのコンタクト付近の微細なパターン形成が可能となる。また、素子構造部での層間絶縁膜８の表面段差が緩やかになることで、素子構造部でのエミッタ電極７の表面段差１７が小さくなり、エミッタ電極７の表面の平坦性が向上する。このため、従来構造のようにエミッタ電極１０７の表面の落ち込み１１０が大きい場合に生じる上記問題が改善される。
図１８に示す実施の形態４にかかる半導体装置を作製するにあたって、まず、図２０に示すように、ｎ-型ドリフト層１となるｎ-型半導体ウエハ（以下、ｎ-型半導体ウエハ１とする）を用意する。ｎ-型半導体ウエハ１の条件は、実施の形態３と同様であってもよい。次に、フォトリソグラフィおよびイオン注入により、ｎ-型半導体ウエハ１のおもて面の表面層に、フローティングｐ型領域９を選択的に形成する。次に、図２１に示すように、フォトリソグラフィおよびエッチングによりトレンチ２を形成する。トレンチ２は、フローティングｐ型領域９の両側にフローティングｐ型領域９を挟み込むように、かつフローティングｐ型領域９とｎ-型ドリフト層との境界に沿って深さ方向にフローティングｐ型領域９よりも浅い深さで複数形成される。
次に、ウエハおもて面上に窒化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより窒化膜を選択的に除去し、フローティングｐ型領域９の、ＬＯＣＯＳ膜４１の形成領域に対応する部分を露出させる。次に、図２２に示すように、窒化膜の残部をマスクとして例えばパイロジェニック酸化（熱処理）により、フローティングｐ型領域９の露出部分にＬＯＣＯＳ膜４１を形成する。このとき、ＬＯＣＯＳ膜４１の端部は、マスク下側にもぐり込むように成長してＬＯＣＯＳバーズビーク４１ｂとなる。次に、マスクとして用いた窒化膜を除去する。次に、図２３に示すように、ウエハおもて面の露出部（すなわちＬＯＣＯＳ膜４１が形成されていない部分）およびトレンチ２の内壁にそってゲート絶縁膜３を形成する。次に、ＬＯＣＯＳ膜４１およびゲート絶縁膜３上に、トレンチ２の内部に埋め込むように、ポリシリコン層５１を形成する。
次に、図２４に示すように、ポリシリコン層５１の、ＬＯＣＯＳ膜４１の肉厚部４１ａ上の部分全体を覆うレジストマスク５２を形成する。次に、図２５に示すように、レジストマスク５２をマスクとして等方性ドライエッチングを行い、ポリシリコン層５１を選択的に除去する。これにより、ＬＯＣＯＳバーズビーク４１ｂからトレンチ２側の部分（素子構造部）はエッチバックを行った場合と同じ状態となり、ＬＯＣＯＳバーズビーク４１ｂから素子構造部までが露出され、トレンチ２の内部にポリシリコン層５１が残る。かつ、ポリシリコン層５１の、レジストマスク５２で覆われた部分も除去されずに、ＬＯＣＯＳ膜４１の肉厚部４１ａ全体を覆うように残る。このポリシリコン層５１の、トレンチ２の内部に残る部分が第１ゲート電極４となり、ＬＯＣＯＳ膜４１の肉厚部４１ａ上に残る部分が第２ゲート電極４２となる。
また、このエッチング時、レジストマスク５２との境界において、ポリシリコン層５１の、ＬＯＣＯＳ膜４１の肉厚部４１ａ上の部分（第２ゲート電極４２となる部分）の端部には、深さ方向と直交する方向（横方向）に所定幅ｗでエッチング（サイドエッチ）が進行する。ポリシリコンはステップカバレッジがよいため、このサイドエッチにより、第２ゲート電極４２によってＬＯＣＯＳ膜４１の肉厚部４１ａ全体を覆った状態を維持しつつ、第２ゲート電極４２の側面は素子構造部側に近づくにつれて厚さが減少するテーパー状となる。すなわち、第２ゲート電極４２は、上面（後述するエミッタ電極７との界面）よりも下面（ＬＯＣＯＳ膜４１との界面）の幅が広い略台形状の断面形状となる。このとき、エッチング条件を種々変更して、第２ゲート電極４２の側面を、ＬＯＣＯＳバーズビーク４１ｂの傾斜になだらかにつながるテーパー状にすることが好ましい。
また、ポリシリコン層５１の第２ゲート電極４２となる部分は、エッジ終端構造部（不図示）にまで延在させ、後の工程で形成されるゲートランナー（不図示）の下側（ｎ-型ドリフト層側）に配置されるように残す。すなわち、ポリシリコン層５１のエッチング時に、ポリシリコン層５１の、ゲートランナーの形成領域に対応する部分（ポリシリコン層５１を残したい部分）をレジストマスク５２で覆った状態でエッチングを行えばよい。実施の形態４におけるゲートランナー付近の構成については後述する。次に、図２６に示すように、レジストマスク５２を除去した後、一般的な方法により、ｎ-型ドリフト層の、フローティングｐ型領域９間に挟まれた部分に、ｐ型ベース領域５およびｎ+型エミッタ領域６を選択的に形成する。ｐ型ベース領域５の内部にｐ+型コンタクト領域（不図示）を選択的に形成してもよい。次に、ウエハおもて面に層間絶縁膜８を形成する。
次に、層間絶縁膜８およびゲート絶縁膜３を選択的に除去してコンタクトホールを形成する。活性領域に形成されたコンタクトホールには、ｐ型ベース領域５およびｎ+型エミッタ領域６が選択的に露出される。活性領域とエッジ終端構造部との境界付近に形成されたコンタクトホールには、第２ゲート電極４２が選択的に露出される。次に、ウエハおもて面側に、ｐ型ベース領域５およびｎ+型エミッタ領域６に接するエミッタ電極７と、第２ゲート電極４２に接するゲートランナーとを形成する。エミッタ電極７およびゲートランナーは、例えば、ウエハおもて面上に堆積したアルミニウム（Ａｌ）からなる電極層をパターニングすることで同時に形成される。また、一般的な方法により、ウエハ裏面側にｎ型フィールドストップ層１３、ｐ-型コレクタ層１４およびコレクタ電極１５を形成する。その後、半導体ウエハを個々のチップ状に切断することで、図１８に示す半導体装置が完成する。
次に、ゲートランナー付近の構成について説明する。図２７は、実施の形態４にかかる半導体装置のエッジ終端構造部付近の一例を模式的に示す平面図である。図２８は、図２７の一部を拡大して示す平面図である。図２９は、図２８の切断線Ａ−Ａ’における断面構造を示す断面図である。図２７，２８には、第１，２ゲート電極４，４２およびゲートランナー（ゲート配線）６３の平面レイアウトを示し、ゲート絶縁膜３、ｎ+型エミッタ領域６、エミッタ電極７および層間絶縁膜８を図示省略する。ゲートランナー６３は、活性領域６１とエッジ終端構造部６２との境界付近に、活性領域６１の周囲を囲む略矩形環状に配置されている。例えば、ゲートランナー６３の下側に、フローティングｐ型領域９上のＬＯＣＯＳ膜４１と同様に、後述する連結トレンチ２ａと離してＬＯＣＯＳ膜６４を配置してもよい。
図２７，２８に示すように、活性領域６１において、フローティングｐ型領域９を挟んで隣り合うトレンチ２同士は、対向する端部同士が連結され、フローティングｐ型領域９の周囲を囲む略矩形環状の平面形状をなす。第２ゲート電極４２は、例えばトレンチ長手方向に平行な方向に延びるストライプ状に、かつ略矩形環状に連結された隣り合うトレンチ２同士の連結部（以下、連結トレンチとする）２ａと交差するように配置され、エッジ終端構造部６２にまで延在する。第２ゲート電極４２は、連結トレンチ２ａとの交差箇所４２ｃにおいて第１ゲート電極４に接する。第２ゲート電極４２は、略矩形環状をなすトレンチ２のコーナー部２ｂから離して配置されることが好ましい。その理由は、トレンチ２のコーナー部２ｂでの電界が第２ゲート電極４２にかかることを防止することができるからである。
第２ゲート電極４２の、連結トレンチ２ａとの交差箇所４２ｃを含む外側（エッジ終端構造部６２側）の部分（以下、ブリッジ部とする）４２ｄの幅Ｌ１１は、フローティングｐ型領域９上の部分４２ａの幅Ｌ１２よりも狭くてもよい（Ｌ１１＜Ｌ１２）。この場合、第２ゲート電極４２の、フローティングｐ型領域９上の部分４２ａの平面形状は、コーナー部４２ｂを円弧状にした略矩形状であることが好ましい。その理由は、第２ゲート電極４２のフローティングｐ型領域９上の部分４２ａのコーナー部４２ｂでの電界集中を緩和することができるからである。フローティングｐ型領域９上に配置したＬＯＣＯＳ膜４１の平面形状も、第２ゲート電極４２の、フローティングｐ型領域９上の部分４２ａと同様に、コーナー部を円弧状にした略矩形状としてもよい。図２９には、フローティングｐ型領域９上に配置したＬＯＣＯＳ膜４１の外周を、第２ゲート電極４２のフローティングｐ型領域９上の部分４２ａに沿った破線で示す（図３０においても同様）。
上述したように第２ゲート電極４２のブリッジ部４２ｄの幅Ｌ１１を、フローティングｐ型領域９上の部分４２ａの幅Ｌ１２よりも狭くすることで、第２ゲート電極４２を、トレンチ２のコーナー部２ｂから容易に離すことができる。さらに、第２ゲート電極４２のブリッジ部４２ｄは、例えば厚さの薄いゲート絶縁膜３を介して基板おもて面上に配置される。このため、第２ゲート電極４２のブリッジ部４２ｄの幅Ｌ１１を狭くすることで、第２ゲート電極４２のブリッジ部４２ｄと基板との間の寄生容量（エミッタ−ゲート間容量）が増大することを防止することができる。また、第２ゲート電極４２は、層間絶縁膜８を挟んでゲートランナー６３の下側（ｎ-型ドリフト層側）に延在している。すなわち、第２ゲート電極４２の、ゲートランナー６３の下側に配置された部分（不図示）の平面形状は、ゲートランナー６３に沿った略矩形環状をなす。
ゲートランナー６３は、連結トレンチ２ａよりも外側に配置されている。ゲートランナー６３と連結トレンチ２ａとの間隔Ｌ１３は、ＬＯＣＯＳ膜６４の肉厚部６４ａの厚さｔ１より広いことが好ましい（Ｌ１３＞ｔ１）。その理由は、次の通りである。ゲートランナー６３は、第２ゲート電極４２および層間絶縁膜８を挟んでＬＯＣＯＳ膜６４上に配置されることが好ましい。図２９には、ゲートランナー６３の下側のＬＯＣＯＳ膜６４の外周を、ゲートランナー６３の外周に沿った破線で示す。このゲートランナー６３の下側のＬＯＣＯＳ膜６４と連結トレンチ２ａとの間隔Ｌ１４は、フローティングｐ型領域９上に配置したＬＯＣＯＳ膜４１とトレンチ２との間隔Ｌ２と同程度に広くする（Ｌ１４≒Ｌ２）。これにより、活性領域６１のトレンチ２付近と同様に、ＬＯＣＯＳ膜６４の形成時に生じる欠陥によって連結トレンチ２ａの膜厚に悪影響が及ぶことを防止することができたり、エッジ終端構造部６２において層間絶縁膜８の表面段差を緩和することができるからである。
すなわち、ゲートランナー６３と連結トレンチ２ａとの間隔Ｌ１３は、ゲートランナー６３の下側のＬＯＣＯＳ膜６４と連結トレンチ２ａとの間隔Ｌ１４に基づいて決定される。また、ゲートランナー６３と連結トレンチ２ａとの間隔Ｌ１３によって、ｐ型ベース領域５のトレンチ長手方向の端部位置が決定される。その理由は、次の通りである。第２ゲート電極４２は、ｐ型ベース領域５よりも前に形成され、ｐ型ベース領域５を形成するためのイオン注入時にマスクとして作用する。第２ゲート電極４２の、連結トレンチ２ａに対する位置はゲートランナー６３とほぼ同じとなるため、ゲートランナー６３の配置によっては、第２ゲート電極４２が連結トレンチ２ａに重なるまたは連結トレンチ２ａに近い位置に形成される。この場合、ｐ型ベース領域５を形成するためのイオン注入が連結トレンチ２ａ付近で第２ゲート電極４２によって遮断されるからである。
上述したようにゲートランナー６３の下側にＬＯＣＯＳ膜６４を設けることにより、このＬＯＣＯＳ膜６４の下側にエミッタ電位のｐ型領域（以下、エミッタｐ型領域とする）６５を設けたとしても、ゲートランナー６３と基板との間の寄生容量（エミッタ−ゲート間容量）が増大することを防止することができる。エミッタｐ型領域６５は、連結トレンチ２ａの外側の側壁に達する位置まで内側（活性領域６１側）に延在する。これにより、隣り合う第２ゲート電極４２のブリッジ部４２ｄ間にｎ-型ドリフト層１が露出されないため、連結トレンチ２ａ付近の電界を緩和することができる。連結トレンチ２ａの外側の側壁よりも内側において、エミッタｐ型領域６５とｐ型ベース領域５との間にｎ-型ドリフト層１が露出されていてもよい。また、ゲートランナー６３は、ＬＯＣＯＳ膜６４の肉厚部６４ａ上に配置されることが好ましい。その理由は、厚さの薄いＬＯＣＯＳバーズビーク６４ｂ上にゲートランナー６３を設けないことで、ゲートランナー６３と基板との間の寄生容量が増大することを防止することができるからである。
図２９に示すように、エミッタｐ型領域６５は、ｎ-型ドリフト層１の、連結トレンチ２ａよりも外側の表面層に選択的に設けられている。エミッタｐ型領域６５は、トレンチ長手方向に連結トレンチ２ａに達するように設けられ、連結トレンチ２ａの側壁に設けられたゲート絶縁膜３に接する。エミッタｐ型領域６５は、連結トレンチ２ａによってフローティングｐ型領域９と分離されている。エミッタｐ型領域６５の深さｄ１１，ｄ１２は、ｐ型ベース領域５の深さｄ１（破線６６で示す深さ）よりも深いことが好ましい。その理由は、ｐ型ベース領域５の電界強度をエミッタｐ型領域６５の電界強度よりも低くすることができるため、活性領域６１での電界強度をエッジ終端構造部の電界強度よりも低くすることができるからである。また、エミッタｐ型領域６５の、連結トレンチ２ａの外側の側壁に設けられたゲート絶縁膜３との界面における深さｄ１１は、可能な限り浅いことが好ましい。その理由は、エミッタｐ型領域６５とフローティングｐ型領域９とが接した状態で製品が作製されることを回避することができるからである。
具体的には、エミッタｐ型領域６５の深さｄ１１は、例えば、連結トレンチ２ａの外側の側壁付近でｐ型ベース領域５の深さｄ１程度とし、連結トレンチ２ａの外側の側壁から外側に離れるにつれて深くしてもよい。より具体的には、エミッタｐ型領域６５の深さｄ１１は、連結トレンチ２ａの外側の側壁から外側に所定位置６７まで徐々に深くし、ＬＯＣＯＳ膜６４の下側の部分の深さｄ１２をフローティングｐ型領域９の深さｄ２と同程度としてもよい。連結トレンチ２ａの深さは、例えば活性領域６１のトレンチ２の深さと同程度である。エミッタｐ型領域６５はゲート絶縁膜３およびＬＯＣＯＳ膜６４で覆われており、このゲート絶縁膜３およびＬＯＣＯＳ膜６４上にそれぞれ第２ゲート電極４２の、ブリッジ部４２ｄおよびその外側の略矩形環状の部分４２ｅが設けられている。第２ゲート電極４２の、ブリッジ部４２ｄよりも外側の略矩形環状の部分４２ｅ上には、層間絶縁膜８を介してゲートランナー６３が設けられている。第２ゲート電極４２は、層間絶縁膜８を深さ方向に貫通するコンタクトホールを介してゲートランナー６３に接続される。
ゲートランナー６３付近の構成の別の一例について説明する。図３０は、実施の形態４にかかる半導体装置のエッジ終端構造部付近の別の一例を模式的に示す平面図である。図３０に示す実施の形態４にかかる半導体装置の別の一例は、図２８に示す実施の形態４にかかる半導体装置とゲートランナー６３の下側のＬＯＣＯＳ膜６４の平面形状が異なる。具体的には、図３０に示すように、ゲートランナー６３の下側のＬＯＣＯＳ膜６４を、第２ゲート電極４２のブリッジ部４２ｄの下側にも配置されるように部分的に（例えば櫛歯状に）内側に張り出させてもよい。これにより、第２ゲート電極４２のブリッジ部４２ｄと基板との間の寄生容量が増大することを防止することができる。図３０には、ゲートランナー６３の下側およびゲートランナー６３側から第２ゲート電極４２のブリッジ部４２ｄの下側に張り出したＬＯＣＯＳ膜６４の外周を、ゲートランナー６３および第２ゲート電極４２のブリッジ部４２ｄの外周に沿った破線で示す。
以上、説明したように、実施の形態４によれば、フローティングｐ型領域上にトレンチと離してＬＯＣＯＳ膜を設け、ＬＯＣＯＳ膜上にＬＯＣＯＳ膜よりもトレンチと離して第２ゲート電極を設けることで、第２ゲート電極とＬＯＣＯＳ膜とをトレンチ側に向って段数を低減させた階段状にすることできる。これにより、素子構造部における層間絶縁膜の表面段差を低減させることができ、微細なパターン形成が可能となる。また、第２ゲート電極の側面を、ＬＯＣＯＳバーズビークの傾斜と同じ方向に傾いてＬＯＣＯＳバーズビークの傾斜になだらかにつながるテーパー状とすることで、素子構造部における層間絶縁膜の表面段差をさらに低減させることができる。また、フローティングｐ型領域上に、厚さの厚いＬＯＣＯＳ膜を介して第２ゲート電極を設けているため、実施の形態１，２と同様に、ターンオンｄｉ／ｄｔの制御性を高く、かつミラー容量を小さくすることができる。
以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、フローティングｐ型領域を備えたトレンチゲート型のパワー半導体装置に有用である。
１ ｎ-型ドリフト層（ｎ-型半導体ウエハ）
２ トレンチ
２ａ 連結トレンチ
３ ゲート絶縁膜
４ 第１ゲート電極
５ ｐ型ベース領域
６ ｎ+型エミッタ領域
７ エミッタ電極
８ 層間絶縁膜
９ フローティングｐ型領域
１０，２０ 溝
１１，２１ 絶縁層
１２，４２ 第２ゲート電極
１３ ｎ型フィールドストップ層
１４ ｐ-型コレクタ層
１５ コレクタ電極
１６ ｐ型ガードリング領域
１７ エミッタ電極の表面段差
２２，２４ フィールドプレート
２３ 電極プラグ
４１，６４ ＬＯＣＯＳ膜（絶縁層）
４１ａ，６４ａ ＬＯＣＯＳ膜の肉厚部
４１ｂ，６４ｂ ＬＯＣＯＳバーズビーク
４２ａ 第２ゲート電極のフローティングｐ型領域上の部分
４２ｂ 第２ゲート電極のフローティングｐ型領域上の部分のコーナー部
４２ｃ 第２ゲート電極の、連結トレンチとの交差箇所
４２ｄ 第２ゲート電極のブリッジ部
４２ｅ 第２ゲート電極の、ブリッジ部よりも外側の略矩形環状の部分
６１ 活性領域
６２ エッジ終端構造部
６３ ゲートランナー
６５ エミッタｐ型領域
ｄ１ ｐ型ベース領域の深さ
ｄ２ フローティングｐ型領域の深さ
ｄ１１，ｄ１２ エミッタｐ型領域の深さ
Ｌ１ 溝とトレンチとの間隔
Ｌ２ ＬＯＣＯＳ膜とトレンチとの間隔
Ｌ３ トレンチの幅
Ｌ４ ｐ型ベース領域の幅
Ｌ５ コンタクトホールの幅
Ｌ１１ 第２ゲート電極のブリッジ部の幅
Ｌ１２ 第２ゲート電極のフローティングｐ型領域上の部分の幅
Ｌ１３ ゲートランナーと連結トレンチとの間隔
Ｌ１４ ゲートランナーの下側のＬＯＣＯＳ膜と連結トレンチとの間隔
ｔ１ ＬＯＣＯＳ膜の肉厚部の厚さ
ｔ２ 第２ゲート電極の厚さ
ｔ３ 層間絶縁膜の厚さ

Claims (8)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
    前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
    前記第４半導体層を覆う層間絶縁膜と、
    前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
    前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
    前記第５半導体層と導電接続された第２電極と、
    前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
    前記第４半導体層の表面層に、隣り合う前記トレンチとの間に前記トレンチと離れて設けられた溝と、
    前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜と、
    前記ＬＯＣＯＳ膜の内側に設けられた、前記溝の内壁に沿う凹状部と、
    前記凹状部の内側に設けられた第２ゲート電極と、
    を備え、
    前記第２ゲート電極は、前記第４半導体層の上部を覆うように設けられ、前記第１ゲート電極と電気的に接続されていることを特徴とする半導体装置。
  2. 前記第２ゲート電極と前記層間絶縁膜との界面は、前記第２半導体層と前記第１電極との界面とほぼ等しい高さにあることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ゲート電極と前記第２ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 隣り合う前記トレンチと前記溝との間隔は０．５μｍ以上３．０μｍ以下とする請求項１に記載の半導体装置。
  5. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
    前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
    前記第４半導体層を覆う層間絶縁膜と、
    前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
    前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
    前記第５半導体層と導電接続された第２電極と、
    前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
    前記第４半導体層上において、隣り合う前記トレンチの間に前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜と、
    前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上の全面に設けられた第２ゲート電極と、
    を備え、
    前記第２ゲート電極は、前記第１ゲート電極と電気的に接続され、
    隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
  6. 前記ＬＯＣＯＳ膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
    前記第２ゲート電極は、前記ＬＯＣＯＳ膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２ゲート電極の端部は、前記ＬＯＣＯＳ膜の前記端部の傾斜と同じ方向に傾いて前記ＬＯＣＯＳ膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項６に記載の半導体装置。
  8. 隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は１．０μｍ以上２．０μｍ以下であることを特徴とする請求項６に記載の半導体装置。
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