CN109037357A - 低米勒电容制造方法 - Google Patents
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Abstract
本申请实施例提供了一种低米勒电容制造方法，在掺杂有第一类型杂质的衬底形成深沟槽；在深沟槽填充掺杂有第二类型杂质的第一半导体材料；在衬底与第一半导体材料相接触的位置形成栅极；在衬底的表面注入第二类型杂质，并使第二类型杂质高温扩散，形成沟道区；在沟道区形成有源区，并在有源区注入第一类型杂质；在有源区和沟道区围成的表面形成隔离层；在隔离层的远离衬底的一侧形成源极；在衬底的远离深沟槽的一侧形成漏极，从而形成低米勒电容。本申请实施例通过在深沟槽填充掺杂有第二类型杂质的第一半导体材料的方式来形成P型结，与现有的通过离子注入并高温扩散的方式相比，精度控制较好，用时较多，不易影响沟道一致性。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种低米勒电容制造方法。
背景技术
目前绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)的P型结往往是基于离子注入加高温扩散的方式来形成，此种方式会造成精度控制差，用时时间长，且易影响沟道一致性以及覆盖沟槽底部面积不均匀等问题。
申请内容
有鉴于此，本申请实施例提供了一种低米勒电容制造方法。
一方面，本申请实施例提供了一种低米勒电容制造方法，所述方法包括：在掺杂有第一类型杂质的衬底形成深沟槽；在所述深沟槽填充掺杂有第二类型杂质的第一半导体材料；在所述衬底与所述第一半导体材料相接触的位置形成栅极；在所述衬底的表面注入第二类型杂质，并使所述第二类型杂质高温扩散，形成沟道区；在所述沟道区形成有源区，并在所述有源区注入第一类型杂质；在所述有源区和沟道区围成的表面形成隔离层；在所述隔离层的远离所述衬底的一侧形成源极；在所述衬底的远离所述深沟槽的一侧形成漏极，从而形成低米勒电容。
在一个可能的设计中，所述在所述衬底与所述第一半导体材料相接触的位置形成栅极，包括：在所述衬底与所述第一半导体材料相接触的位置形成浅沟槽；在所述浅沟槽填充第二半导体材料；通过干法刻蚀将所述第二半导体材料蚀刻至所述衬底的表面之下，形成栅极。
在一个可能的设计中，所述“在所述衬底与所述第一半导体材料相接触的位置形成浅沟槽”与“在所述浅沟槽填充第二半导体材料，从而形成栅极”之间，所述方法还包括：在所述浅沟槽生长栅氧化层。
在一个可能的设计中，在所述浅沟槽生长栅氧化层，包括：通过热氧化方式，在所述浅沟槽生长栅氧化层。
在一个可能的设计中，所述在掺杂有第一类型杂质的衬底形成深沟槽，包括：通过蚀刻的方式，在所述衬底刻蚀出所述深沟槽。
在一个可能的设计中，所述“在所述深沟槽填充掺杂有第二类型杂质的第一半导体材料”与“在所述衬底与所述第一半导体材料相接触的位置形成栅极”之间，所述方法还包括：通过化学机械研磨方式，将从所述深沟槽的顶部溢出的第一半导体材料研磨掉，其中，从所述深沟槽的顶部溢出的第一半导体材料由于填充而溢出。
在一个可能的设计中，在所述沟道区形成有源区，包括：通过光刻工艺，在所述沟道区定义所述有源区。
在一个可能的设计中，在所述有源区和沟道区围成的表面形成隔离层，包括：在所述有源区和沟道区围成的表面沉积绝缘层；通过光刻工艺，在所述绝缘层开设接触孔，将开设有接触孔的绝缘层作为所述隔离层。
在一个可能的设计中，在所述隔离层的远离所述衬底的一侧形成源极，包括：在所述隔离层沉积金属，形成源极。
在一个可能的设计中，在所述衬底的远离所述深沟槽的一侧形成漏极，包括：在所述衬底的远离所述深沟槽的一侧注入所述第二类型杂质，并进行低温激活，形成发射结；在所述发射结的表面沉积金属，形成漏极。
本申请实施例提供的低米勒电容制造方法的有益效果为：
本申请实施例提供了一种低米勒电容制造方法，在掺杂有第一类型杂质的衬底形成深沟槽；在所述深沟槽填充掺杂有第二类型杂质的第一半导体材料；在所述衬底与所述第一半导体材料相接触的位置形成栅极；在所述衬底的表面注入第二类型杂质，并使所述第二类型杂质高温扩散，形成沟道区；在所述沟道区形成有源区，并在所述有源区注入第一类型杂质；在所述有源区和沟道区围成的表面形成隔离层；在所述隔离层的远离所述衬底的一侧形成源极；在所述衬底的远离所述深沟槽的一侧形成漏极，从而形成低米勒电容。本申请实施例通过在衬底形成深沟槽，并在深沟槽填充掺杂有第二类型杂质的第一半导体材料的方式来形成P型结，与现有的通过离子注入并高温扩散的方式相比，精度控制较好，用时较多，不易影响沟道一致性。
为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚的说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的低米勒电容制造方法的流程图；
图2是图1中步骤S130的具体步骤的流程图；
图3是图1中步骤S160的具体步骤的流程图；
图4是低米勒电容制造方法的各步骤的衬底的结构示意图。
图标：衬底110；深沟槽120；第一半导体材料121；浅沟槽130；栅氧化层131；第二半导体材料132；沟道区140；有源区150；隔离层160；接触孔161；源极170；发射结180；漏极190。
具体实施方式
第一实施例
请参见图1，图1示出了本申请第一实施例提供的低米勒电容制造方法的流程示意图，具体包括如下步骤：
步骤S110，在掺杂有第一类型杂质的衬底110形成深沟槽120。
通过蚀刻的方式，在所述衬底110刻蚀出所述深沟槽120。
请参见图4a，可以通过蚀刻的方式在衬底110的表面刻蚀出深沟槽120，衬底110可以掺杂有第一类型杂质。第一类型杂质可以为P型杂质，也可以为N型杂质，第一类型杂质的具体类型不应该理解为是对本申请的限制。深沟槽120的深度具体可以为5um～11um。
步骤S120，在所述深沟槽120填充掺杂有第二类型杂质的第一半导体材料121。
第二类型杂质为与第一类型杂质不同类型的杂质，例如，若第一类型杂质为N型杂质，则第二类型杂质即为P型杂质；若第一类型杂质为P型杂质，则第二类型杂质即为N型杂质。第一半导体材料121具体可以为单晶硅，通过形成深沟槽120，并在深沟槽120内填充第一半导体材料121的方式形成P型结。与现有的通过离子注入并高温扩散的方式相比，精度控制较好，用时较多，不易影响沟道一致性。
在步骤S120之后，所述方法还可以包括：通过化学机械研磨方式，将从所述深沟槽120的顶部溢出的第一半导体材料121研磨掉，其中，从所述深沟槽120的顶部溢出的第一半导体材料121由于填充而溢出。
由于是通过填充的方式来加入第一半导体材料121，存在第一半导体材料121从深沟槽120的顶部溢出的可能，可以通过化学机械研磨的方式将从深沟槽120顶部溢出的第一半导体材料121研磨掉，露出掺杂有第一类型杂质的衬底110，详情请参见图4b。
步骤S130，在所述衬底110与所述第一半导体材料121相接触的位置形成栅极。
请参见图2，步骤S130具体可以包括如下步骤：
步骤S131，在所述衬底110与所述第一半导体材料121相接触的位置形成浅沟槽130。
具体还是可以通过刻蚀的方式在衬底110与第一半导体材料121相接触的位置形成浅沟槽130，详情请参见图4c，浅沟槽130的深度可以为4um～9um。
步骤S132，在所述浅沟槽130填充第二半导体材料132。
第二半导体材料132可以为多晶硅。
在步骤S131与步骤S132之间，所述方法还包括：在所述浅沟槽130生长栅氧化层131。
具体可以通过热氧化方式，在所述浅沟槽130生长栅氧化层131。栅氧化层131的厚度约为800A～1600A。
步骤S133，通过干法刻蚀将所述第二半导体材料132蚀刻至所述衬底110的表面之下，形成栅极。
然后可以通过干法腐蚀的方式，将多晶硅蚀刻到掺杂有第一类型杂质的衬底110的表面之下0um～0.1um，从而形成栅极，详情请参见图4d。
步骤S140，在所述衬底110的表面注入第二类型杂质，并使所述第二类型杂质高温扩散，形成沟道区140。
可以在衬底110的表面注入第二类型杂质，并且使第二类型杂质高温扩散，从而形成沟道区140，详情请参见图4e。第二类型杂质具体可以为P型杂质。
步骤S150，在所述沟道区140形成有源区150，并在所述有源区150注入第一类型杂质。
具体地，通过光刻工艺，在所述沟道区140定义所述有源区150，并注入与衬底110一致的第一类型杂质，剂量约为5e15CM-2至1e16CM-2之间，详情请参见图4f。
步骤S160，在所述有源区150和沟道区140围成的表面形成隔离层160。
请参见图3，图3示出了步骤S160的具体步骤：
步骤S161，在所述有源区150和沟道区140围成的表面沉积绝缘层。
可以在有源区150以及沟道区140共同组成的表面沉积绝缘层，绝缘层的材料具体可以为二氧化硅。
步骤S162，通过光刻工艺，在所述绝缘层开设接触孔161，将开设有接触孔161的绝缘层作为所述隔离层160。
可以利用光刻工艺定义出接触孔161，然后通过腐蚀工艺刻蚀出接触孔161，该开设有接触孔161的绝缘层可以作为隔离层160，请参见图4g。
步骤S170，在所述隔离层160的远离所述衬底110的一侧形成源极170。
在所述隔离层160沉积金属，形成源极170，请参见图4h。随后可以对衬底110的背部进行研磨，从而可以缩减衬底110的厚度，可以根据不同的耐压要求研磨出不同的厚度，厚度的范围为50um～650um。
步骤S180，在所述衬底110的远离所述深沟槽120的一侧形成漏极190，从而形成低米勒电容。
在所述衬底110的远离所述深沟槽120的一侧注入所述第二类型杂质，并进行低温激活，形成发射结180，详情请参见图4i；在所述发射结180的表面沉积金属，形成漏极190，详情请参见图4j。
本申请实施例提供了一种低米勒电容制造方法，在掺杂有第一类型杂质的衬底110形成深沟槽120；在所述深沟槽120填充掺杂有第二类型杂质的第一半导体材料121；在所述衬底110与所述第一半导体材料121相接触的位置形成栅极；在所述衬底110的表面注入第二类型杂质，并使所述第二类型杂质高温扩散，形成沟道区140；在所述沟道区140形成有源区150，并在所述有源区150注入第一类型杂质；在所述有源区150和沟道区140围成的表面形成隔离层160；在所述隔离层160的远离所述衬底110的一侧形成源极170；在所述衬底110的远离所述深沟槽120的一侧形成漏极190，从而形成低米勒电容。本申请实施例通过在衬底110形成深沟槽120，并在深沟槽120填充掺杂有第二类型杂质的第一半导体材料121的方式来形成P型结，与现有的通过离子注入并高温扩散的方式相比，精度控制较好，用时较多，不易影响沟道一致性。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种低米勒电容制造方法，其特征在于，所述方法包括：
在掺杂有第一类型杂质的衬底形成深沟槽；
在所述深沟槽填充掺杂有第二类型杂质的第一半导体材料；
在所述衬底与所述第一半导体材料相接触的位置形成栅极；
在所述衬底的表面注入第二类型杂质，并使所述第二类型杂质高温扩散，形成沟道区；
在所述沟道区形成有源区，并在所述有源区注入第一类型杂质；
在所述有源区和沟道区围成的表面形成隔离层；
在所述隔离层的远离所述衬底的一侧形成源极；
在所述衬底的远离所述深沟槽的一侧形成漏极，从而形成低米勒电容。
2.根据权利要求1所述的方法，其特征在于，所述在所述衬底与所述第一半导体材料相接触的位置形成栅极，包括：
在所述衬底与所述第一半导体材料相接触的位置形成浅沟槽；
在所述浅沟槽填充第二半导体材料；
通过干法刻蚀将所述第二半导体材料蚀刻至所述衬底的表面之下，形成栅极。
3.根据权利要求2所述的方法，其特征在于，“在所述衬底与所述第一半导体材料相接触的位置形成浅沟槽”与“在所述浅沟槽填充第二半导体材料，从而形成栅极”之间，所述方法还包括：
在所述浅沟槽生长栅氧化层。
4.根据权利要求3所述的方法，其特征在于，在所述浅沟槽生长栅氧化层，包括：
通过热氧化方式，在所述浅沟槽生长栅氧化层。
5.根据权利要求1所述的方法，其特征在于，所述在掺杂有第一类型杂质的衬底形成深沟槽，包括：
通过蚀刻的方式，在所述衬底刻蚀出所述深沟槽。
6.根据权利要求1所述的方法，其特征在于，“在所述深沟槽填充掺杂有第二类型杂质的第一半导体材料”与“在所述衬底与所述第一半导体材料相接触的位置形成栅极”之间，所述方法还包括：
通过化学机械研磨方式，将从所述深沟槽的顶部溢出的第一半导体材料研磨掉，其中，从所述深沟槽的顶部溢出的第一半导体材料由于填充而溢出。
7.根据权利要求1所述的方法，其特征在于，在所述沟道区形成有源区，包括：
通过光刻工艺，在所述沟道区定义所述有源区。
8.根据权利要求1所述的方法，其特征在于，在所述有源区和沟道区围成的表面形成隔离层，包括：
在所述有源区和沟道区围成的表面沉积绝缘层；
通过光刻工艺，在所述绝缘层开设接触孔，将开设有接触孔的绝缘层作为所述隔离层。
9.根据权利要求1所述的方法，其特征在于，在所述隔离层的远离所述衬底的一侧形成源极，包括：
在所述隔离层沉积金属，形成源极。
10.根据权利要求1所述的方法，其特征在于，在所述衬底的远离所述深沟槽的一侧形成漏极，包括：
在所述衬底的远离所述深沟槽的一侧注入所述第二类型杂质，并进行低温激活，形成发射结；
在所述发射结的表面沉积金属，形成漏极。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103181A (zh) * | 2020-09-27 | 2020-12-18 | 江苏东海半导体科技有限公司 | 一种新型高可靠性igbt及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140001512A1 (en) * | 2009-12-03 | 2014-01-02 | Hitachi, Ltd. | Semiconductor Device and Power Conversion Apparatus Using the Same |
| CN103875076A (zh) * | 2011-11-28 | 2014-06-18 | 富士电机株式会社 | 绝缘栅型半导体装置及其制造方法 |
| CN105531827A (zh) * | 2014-03-19 | 2016-04-27 | 富士电机株式会社 | 半导体装置 |
| CN105702711A (zh) * | 2016-01-29 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | 超级结器件 |
-
2018
- 2018-08-06 CN CN201810882951.4A patent/CN109037357A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140001512A1 (en) * | 2009-12-03 | 2014-01-02 | Hitachi, Ltd. | Semiconductor Device and Power Conversion Apparatus Using the Same |
| CN103875076A (zh) * | 2011-11-28 | 2014-06-18 | 富士电机株式会社 | 绝缘栅型半导体装置及其制造方法 |
| CN105531827A (zh) * | 2014-03-19 | 2016-04-27 | 富士电机株式会社 | 半导体装置 |
| CN105702711A (zh) * | 2016-01-29 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | 超级结器件 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103181A (zh) * | 2020-09-27 | 2020-12-18 | 江苏东海半导体科技有限公司 | 一种新型高可靠性igbt及其制造方法 |
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