CN108172517A - 一种屏蔽栅沟槽mosfet制造方法 - Google Patents
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Abstract
本发明提供一种屏蔽栅沟槽MOSFET制造方法，包括：采用化学机械抛光使外延层上方的屏蔽多晶硅和屏蔽氧化层减至目标厚度；沉积氮化硅层覆盖屏蔽多晶硅和屏蔽氧化层，对氮化硅层进行刻蚀以形成对应深沟槽的窗口并去除上述窗口中的上述氮化硅层；以氮化硅层为掩膜回刻刻蚀深沟槽内的屏蔽多晶硅和屏蔽氧化层并暴露屏蔽多晶硅的上方部分；在深沟槽中填充沉积隔离氧化层，隔离氧化层还覆盖位于外延层上方的屏蔽氧化层和氮化硅层；采用化学机械抛光处理隔离氧化层并止于氮化硅层；去除外延层上表面的氮化硅层和屏蔽氧化层，并回刻刻蚀隔离氧化层至第二目标深度。本发明的有益效果：反向传输电容稳定,实现了器件反向传输电容的稳定性控制。
Description
技术领域
本发明涉及功率半导体器件制造技术领域，尤其涉及一种屏蔽栅 沟槽MOSFET制造方法。
背景技术
屏蔽栅沟槽MOSFET是目前最先进的功率MOSFET器件技术， 能够同时实现低导通电阻(Rdson)和低反向传输电容(Crss)，从 而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。
如图1所示，以N型器件为例，现有常见屏蔽栅沟槽(SGT) MOSFET的单元结构包括：
轻掺杂N-型外延层104，形成于重掺杂N++型硅衬底102上， 金属漏极100，形成于重掺杂N++型硅衬底102下；深沟槽106形 成于轻掺杂N-型外延层104中，沟槽106侧壁长有屏蔽氧化层108， 沟槽106中填充有屏蔽多晶硅110和栅极多晶硅116；屏蔽多晶硅 110和栅极多晶硅116之间有氧化层112隔离；P型体区118形成于 轻掺杂N-型外延层104表面，源区120形成在P型体区118中； 接触孔124穿过氧化介质层122和源区120进入P型体区118；金属源极130设置在接触孔124和氧化介质层122上；栅极多晶硅116 通过版图布局在沟槽106末端引出(未画出)，屏蔽多晶硅110通过 版图布局使其与源极120相连，源极120和P型体区118通过金属 源极130共同引出。
如图2A至图2G所示，以N型器件为例，现有常见屏蔽栅沟槽 (SGT)MOSFET的制造方法主要步骤包括：
1)如图2A所示，在硅衬底102上生长外延层104，在所述外延 层104中形成沟槽106；在所述沟槽106侧壁生长屏蔽氧化层108， 然后填充屏蔽多晶硅110；
2)如图2B所示，化学机械抛光(CMP)使表面屏蔽氧化层108 和屏蔽多晶硅110减至目标厚度。
3)如图2C所示,干法刻蚀或者湿法刻蚀将屏蔽多晶硅110和屏 蔽氧化层108回刻刻蚀至目标深度；
4)如图2D所示，淀积高密度等离子体(HDP)氧化层，以形成 隔离屏蔽电多晶硅110和栅极多晶硅116的氧化层112；
5)如图2E所示，化学机械抛光(CMP)HDP氧化层112保留 至晶圆表面目标厚度；
6)如图2F所示，干法刻蚀或湿法回刻刻蚀HDP氧化层112至 目标深度；此时隔离屏蔽电多晶硅110和栅极多晶硅116的氧化层 112形成。
7)如图2G所示，栅氧化层114生长，栅极多晶硅116淀积并回 刻刻蚀至稍低于硅表面约1KA至3KA；正面离子注入P型掺杂物， 以形成P型体区(P-Body)118；正面离子注入N型掺杂物，以形 成源极(Source)120；隔离介质层(ILD)122淀积、接触孔(Contact) 124刻蚀、源极金属层130淀积回刻、钝化层淀积(未画出)、漏极 金属层100淀积等。
现有制造方法中，如图2F所示,轻掺杂N-型外延层104和栅极 116底部的交叠区域长度Woverlap很不稳定。而交叠区域长度 Woverlap与反向传输电容(Crss)呈正相关关系，那必然导致反向 传输电容(Crss)的不稳定；反向传输电容(Crss)不稳定会影响屏 蔽栅沟槽MOSFET在很多应用领域的应用，比如电机驱动，同步整 流等。
因此急需新改进的制造方法来获得拥有稳定Crss屏蔽栅沟槽 MOSFET器件。
发明内容
针对现有技术中存在的问题，本发明提供了一种反向传输电容稳 定的屏蔽栅沟槽MOSFET制造方法。
本发明采用如下技术方案：
一种屏蔽栅沟槽MOSFET制造方法，包括：
步骤S1、在衬底上形成与所述衬底具有相同导电类型的外延层， 在所述外延层中形成深沟槽，沉积屏蔽氧化层以覆盖所述深沟槽的内 壁和所述外延层上表面，在所述深沟槽内填充屏蔽多晶硅，所述屏蔽 多晶硅还覆盖位于所述外延层上方的所述屏蔽氧化层；
步骤S2、减薄所述外延层上方的所述屏蔽多晶硅和所述屏蔽氧化 层至目标厚度；
步骤S3、沉积氮化硅层以覆盖所述屏蔽多晶硅和所述屏蔽氧化 层，对所述氮化硅层进行刻蚀以形成对应所述深沟槽的窗口；
步骤S4、以所述氮化硅层为掩膜回刻刻蚀所述深沟槽内的所述屏 蔽多晶硅和所述屏蔽氧化层至第一目标深度，使所述屏蔽多晶硅的上 方部分突出于所述屏蔽氧化层；
步骤S5、在所述深沟槽中填充沉积隔离氧化层以覆盖位于所述外 延层上方的所述屏蔽氧化层和所述氮化硅层；
步骤S6、采用化学机械抛光处理所述隔离氧化层并止于所述氮化 硅层，并使所述隔离氧化层与所述氮化硅层齐平；
步骤S7、去除所述外延层上表面的所述氮化硅层，回刻刻蚀所述 隔离氧化层至第二目标深度；
步骤S8、沉积栅氧化层以覆盖所述深沟槽的内壁和所述隔离氧化 层，以形成栅极沟槽，在所述栅极沟槽中填充栅极多晶硅以形成栅极；
所述隔离氧化层为高密度等离子体氧化层。
优选的，还包括：
步骤S9、通过离子注入分别形成本体区和源极，在所述外延层上 方形成金属结构，在所述衬底下表面形成漏极金属层。
优选的，所述步骤S2中，将所述屏蔽多晶硅和所述屏蔽氧化层 减至所述目标厚度后暴露所述屏蔽多晶硅的上表面。
优选的，所述步骤S3中，沉积所述氮化硅层后，所述氮化硅层 的厚度为2KA-3KA。
优选的，所述步骤S3中，通过干法刻蚀形成所述窗口；
所述窗口的宽度为所述屏蔽多晶硅的宽度的1.2-1.5倍。
优选的，所述步骤S4中，通过干法回刻刻蚀所述屏蔽多晶硅和 所述屏蔽氧化层。
优选的，所述步骤S4中，通过湿法回刻刻蚀所述屏蔽多晶硅和 所述屏蔽氧化层。
优选的，所述步骤S6中，采用化学机械抛光处理所述屏蔽氧化 层并止于所述氮化硅层后暴露所述隔离氧化层。
优选的，所述步骤S8中，在所述深沟槽中填充所述栅极多晶硅 后，回刻刻蚀使所述栅极多晶硅至第三目标深度；
所述第三目标深度为1KA-3KA。
优选的，所述步骤S9包括：
步骤S91、正面注入与所述外延层具有相反导电类型的离子以在 所述深沟槽两侧的所述外延层中形成本体区；
步骤S92、正面注入与所述外延层具有相同导电类型的离子以在 所述深沟槽两侧的所述本体区中形成源极；
步骤S93、沉积隔离介质层，所述隔离介质层覆盖所述源极以及 位于所述深沟槽内的所述栅氧化层和所述栅极多晶硅；
步骤S94、回刻刻蚀部分所述隔离介质层、部分所述源极以及部 分所述本体区以在所述深沟槽两侧形成接触孔；
步骤S95、沉积源极金属层，所述源极金属层覆盖所述隔离介质 层并填充每个所述接触孔；
步骤S96、在所述衬底下表面沉积漏极金属层。
本发明的有益效果：通过在化学机械抛光隔离氧化层时引入截止 层氮化硅，有效控制了回刻刻蚀隔离氧化层的第二目标深度，从而有 效控制了外延层和栅极多晶硅底部的交叠区域长度Woverlap，实现 了器件反向传输电容的稳定性控制，具有稳定的反向传输电容的屏蔽 栅沟槽MOSFET，有效解决了系统应用中常见的电磁干扰问题及电 机驱动应用中多管并联应用失效。
附图说明
图1为现有技术中，N型屏蔽栅沟槽MOSFET的单元结构示意 图；
图2A-2G为现有技术中，N型屏蔽栅沟槽MOSFET的制造方法 示意图；
图3为发明的一种优选实施例中，一种屏蔽栅沟槽MOSFET制 造方法的流程图；
图4A-4H为发明的一种优选实施例中，N型屏蔽栅沟槽MOSFET 的制造方法示意图；
图5为发明的一种优选实施例中，步骤S9的流程图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之 间可以相互组合。
尽管为了解释说明，以下详细说明包含了许多具体细节，但是本 领域的技术人员应明确以下细节的各种变化和修正都属于本发明的 范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面 损失任何普遍性，也没有提出任何局限。在下文中，N型器件仅用于 解释说明。利用相同的工艺，相反的导电类型，可以制备P型器件。
现有制造方法中，如图2F所示,轻掺杂N-型外延层104和栅极116 底部的交叠区域长度Woverlap很不稳定，主要是由于步骤5)工艺 化学机械抛光(CMP)高密度等离子体(High Density Plasma， HDP)氧化层112后，晶圆不同区域表面上保留的HDP氧化层112 厚度不一，进而步骤6)干法刻蚀或湿法回刻刻蚀氧化层112的目标 深度一致性较差所致。而交叠区域长度Woverlap与反向传输电容 (Crss)呈正相关关系，那必然导致反向传输电容(Crss)的不稳定； 反向传输电容(Crss)不稳定会影响屏蔽栅沟槽MOSFET在很多应 用领域的应用，比如电机驱动，同步整流等。
下面结合附图对本发明的具体实施方式作进一步的说明，以下说 明均以N型屏蔽栅沟槽MOSFET为例，其中，衬底102a为重型掺 杂浓度的N++型衬底102a，外延层104a为轻掺杂N-型外延层104a， 而在具体实践中，本发明的技术方案同样适用于P型屏蔽栅沟槽MOSFET。
如图3和图4A-4H所示，一种屏蔽栅沟槽MOSFET制造方法， 包括：
步骤S1、在衬底102a上形成与上述衬底102a具有相同导电类 型的外延层104a，在上述外延层104a中形成深沟槽106a，沉积屏 蔽氧化层108a，上述屏蔽氧化层108a覆盖上述深沟槽106a的内壁 和上述外延层104a上表面，在上述深沟槽106a内填充屏蔽多晶硅110a，上述屏蔽多晶硅110a还覆盖位于上述外延层104a上方的上 述屏蔽氧化层108a；
步骤S2、采用化学机械抛光使上述外延层104a上方的上述屏蔽 多晶硅110a和上述屏蔽氧化层108a减至目标厚度；
步骤S3、沉积氮化硅层111a，上述氮化硅层111a覆盖上述屏蔽 多晶硅110a和上述屏蔽氧化层108a，对上述氮化硅层111a进行刻 蚀以形成对应上述深沟槽106a的窗口并去除上述窗口中的上述氮化 硅层111a；
步骤S4、以上述氮化硅层111a为掩膜回刻刻蚀上述深沟槽106a 内的上述屏蔽多晶硅110a和上述屏蔽氧化层108a至第一目标深度， 并暴露上述屏蔽多晶硅110a的上方部分；
步骤S5、在上述深沟槽106a中填充沉积隔离氧化层112a，上述 隔离氧化层112a还覆盖位于上述外延层104a上方的上述屏蔽氧化 层108a和上述氮化硅层111a；
步骤S6、采用化学机械抛光处理上述隔离氧化层112a并止于上 述氮化硅层111a；
步骤S7、去除上述外延层104a上表面的上述氮化硅层111a和 上述屏蔽氧化层108a，并回刻刻蚀上述隔离氧化层112a至第二目标 深度；
步骤S8、沉积栅氧化层114a，上述栅氧化层114a覆盖上述深沟 槽106a的内壁和上述隔离氧化层112a，在上述深沟槽106a中填充 栅极多晶硅116a；
步骤S9、通过离子注入分别形成本体区118a和源极120a，在上 述外延层104a上方形成金属结构，在上述衬底102a下表面形成漏 极金属层100a；
上述隔离氧化层112a为高密度等离子体氧化层。
在实施例中，高密度等离子体(HDP)氧化层112a淀积前，在 晶圆表面淀积一层氮化硅(SIN)层111a，利用化学机械抛光(CMP) 对HDP氧化层112a和氮化硅(SIN)层111a的高选择比特性，在 化学机械抛光(CMP)晶圆表面HDP氧化层112a时，该层氮化硅 (SIN)层111a起到截止层(stop-layer)作用，避免了现有制造方 法中化学机械抛光(CMP)HDP氧化层112a时晶圆不同区域表面 上保留的HDP氧化层112a厚度一致性较差的问题；提高了后续干法刻蚀或湿法刻蚀回刻HDP氧化层112a的第二目标深度的稳定性， 从而有效控制了轻掺杂N-型外延层104a和栅极多晶硅116a底部的 交叠区域长度Woverlap，实现了器件反向传输电容(Crss)的稳定 性控制；
由如上叙述可知，本发明通过在化学机械抛光(CMP)高密度等 离子体(HDP)氧化层112a时引入截止层氮化硅(SIN)层111a， 有效的解决了屏蔽栅沟槽MOSFET通常制造方法中工艺波动大导致 的器件反向传输电容(Crss)不稳定问题，从而能够实现高一致性的 屏蔽栅沟槽功率MOSFET。
如图4B所示，本发明较佳的实施例中，上述步骤S2中，将上述 屏蔽多晶硅110a和上述屏蔽氧化层108a减至上述目标厚度后暴露 上述屏蔽多晶硅110a的上表面。
如图4C所示，本发明较佳的实施例中，上述步骤S3中，沉积上 述氮化硅层111a后，上述氮化硅层111a的厚度为2KA-3KA。
如图4C所示，本发明较佳的实施例中，上述步骤S3中，通过干 法刻蚀形成上述窗口；
上述窗口的宽度为上述屏蔽多晶硅110a的宽度的1.2-1.5倍。
如图4D所示，本发明较佳的实施例中，上述步骤S4中，通过干 法回刻刻蚀上述屏蔽多晶硅110a和上述屏蔽氧化层108a。
如图4D所示，本发明较佳的实施例中，上述步骤S4中，通过湿 法回刻刻蚀上述屏蔽多晶硅110a和上述屏蔽氧化层108a。
如图4F所示，本发明较佳的实施例中，上述步骤S6中，采用化 学机械抛光处理上述屏蔽氧化层108a并止于上述氮化硅层111a后 暴露上述隔离氧化层112a。
如图4H所示，本发明较佳的实施例中，上述步骤S8中，在上述 深沟槽106a中填充上述栅极多晶硅116a后，回刻刻蚀使上述栅极 多晶硅116a至第三目标深度；
上述第三目标深度为1KA-3KA。
如图4H所示，如图5所示，本发明较佳的实施例中，上述步骤 S9包括：
步骤S91、正面注入与上述外延层104a具有相反导电类型的离 子以在上述深沟槽106a两侧的上述外延层104a中形成本体区 118a；
步骤S92、正面注入与上述外延层104a具有相同导电类型的离 子以在上述深沟槽106a两侧的上述本体区118a中形成源极120a；
步骤S93、沉积隔离介质层122a，上述隔离介质层122a覆盖上 述源极120a以及位于上述深沟槽106a内的上述栅氧化层114a和上 述栅极多晶硅116a；
步骤S94、回刻刻蚀部分上述隔离介质层122a、部分上述源极 120a以及部分上述本体区118a以在上述深沟槽106a两侧形成接触 孔124a；
步骤S95、沉积源极金属层130a，上述源极金属层130a覆盖上 述隔离介质层122a并填充每个上述接触孔124a，形成接触孔124a 后还可趁机钝化层(图中未示出)；
步骤S96、在上述衬底102a下表面沉积漏极金属层100a。
在本实施例中，步骤S9中的各个步骤均为现有技术。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例， 基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较 佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正 无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真 实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等 价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (9)
1.一种屏蔽栅沟槽MOSFET制造方法，其特征在于，包括：
步骤S1、在衬底上形成与所述衬底具有相同导电类型的外延层，在所述外延层中形成深沟槽，沉积屏蔽氧化层以覆盖所述深沟槽的内壁和所述外延层上表面，在所述深沟槽内填充屏蔽多晶硅，所述屏蔽多晶硅还覆盖位于所述外延层上方的所述屏蔽氧化层；
步骤S2、减薄所述外延层上方的所述屏蔽多晶硅和所述屏蔽氧化层至目标厚度；
步骤S3、沉积氮化硅层，以覆盖所述屏蔽多晶硅和所述屏蔽氧化层，对所述氮化硅层进行刻蚀以形成对应所述深沟槽的窗口；
步骤S4、以所述氮化硅层为掩膜回刻刻蚀所述深沟槽内的所述屏蔽多晶硅和所述屏蔽氧化层至第一目标深度，使所述屏蔽多晶硅的上方部分突出于所述屏蔽氧化层；
步骤S5、在所述深沟槽中填充沉积隔离氧化层，以覆盖位于所述外延层上方的所述屏蔽氧化层和所述氮化硅层；
步骤S6、采用化学机械抛光处理所述隔离氧化层并止于所述氮化硅层，并使所述隔离氧化层与所述氮化硅层齐平；
步骤S7、去除所述外延层上表面的所述氮化硅层，回刻刻蚀所述隔离氧化层至第二目标深度；
步骤S8、沉积栅氧化层，以覆盖所述深沟槽的内壁和所述隔离氧化层，以形成栅极沟槽，在所述栅极沟槽中填充栅极多晶硅以形成栅极；所述隔离氧化层为高密度等离子体氧化层。
2.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，还包括：
步骤S9、通过离子注入分别形成本体区和源极，在所述外延层上方形成金属结构，在所述衬底下表面形成漏极金属层。
3.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S2中，将所述屏蔽多晶硅和所述屏蔽氧化层减至所述目标厚度后暴露所述屏蔽多晶硅的上表面。
4.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S3中，沉积所述氮化硅层后，所述氮化硅层的厚度为2KA-3KA。
5.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S3中，通过干法刻蚀形成所述窗口；
所述窗口的宽度为所述屏蔽多晶硅的宽度的1.2-1.5倍。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S4中，通过干法回刻刻蚀所述屏蔽多晶硅和所述屏蔽氧化层。
7.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S4中，通过湿法回刻刻蚀所述屏蔽多晶硅和所述屏蔽氧化层。
8.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S6中，采用化学机械抛光处理所述屏蔽氧化层并止于所述氮化硅层后暴露所述隔离氧化层。
9.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法，其特征在于，所述步骤S8中，在所述深沟槽中填充所述栅极多晶硅后，回刻刻蚀使所述栅极多晶硅至第三目标深度；
所述第三目标深度为1KA-3KA。
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