CN101258588B - 用于制造半导体功率器件的方法 - Google Patents

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Abstract

在半导体主体(2)中形成沟槽(5)；用第一电介质材料层(9)覆盖沟槽的侧壁和底部；用第二电介质材料层(10)填充沟槽(5)；通过部分的、同时的和可控制的方式蚀刻第一和第二电介质材料层(9，10)，使得电介质材料具有类似的蚀刻速度；在沟槽(5)的侧壁上沉积具有小于第一电介质材料层(9)的厚度的栅极氧化物层(13)；在沟槽(5)内形成导电材料的栅极区(14)；以及在栅极区(14)的侧面并与其隔离的半导体主体(2)内形成主体区(7)和源极区(8)。因此，栅极区(14)仅仅在第一和第二电介质材料层(9，10)的剩余部分的顶部延伸。

Description

用于制造半导体功率器件的方法
技术领域
本发明涉及一种制造绝缘栅半导体功率器件的工艺。更具体地，本发明涉及一种制造包括用于隔离器件的栅极的沟槽类型的功率MOS器件(下文中称为沟槽栅器件)的方法。
本发明特别但非排它性地涉及了一种制造功率MOS器件的方法(或者绝缘栅双极晶体管IGBT型的器件)并且确保出于简化阐述的唯一目的关于该领域进行描述。
背景技术
如所知的，功率MOS器件包括多个单元，每一个单元本身都具有与主体区和源极区相邻接的栅极。在制造沟槽-栅极功率MOS器件的工艺中，在器件的每一个基础单元中，通过在硅衬底中挖沟槽、用薄氧化层涂覆沟槽的壁，用薄氧化层涂覆沟槽的壁被称为栅极氧化物，然后用多晶硅完全填充沟槽，这样形成MOS结构的栅极。在这种结构中，器件的沟道是沿着沟槽的垂直壁形成的。
和使用平面技术构成的器件相比，通过堆叠硅、氧化物和多晶硅形成的这种MOS结构具有明显的优点。实际上，由于器件相对的主体阱，所以完全消除了和JFET区域有关的电阻，由此改善了其在导通时的器件特性，并限定了器件的尺寸，由此增加了可能承载的电流的量。
另一方面，这种结构具有一些问题。实际上，在沟槽的底部区域中，产生了电力线的聚集，对于同样流动的电流来说，其使得器件的击穿电压减少。
另外，和平面结构相比，对于相同的有源区域，出现了栅极氧化物明显增加，甚至没有形成沟道的无用的区域明显增加，即在主体下面延伸的栅极氧化物的部分中。和平面结构相比，被栅极氧化物占据的区域的增加使得和器件的栅极端子相连的寄生电容增加，以及由此栅极电荷也增加了。
目前通过围绕其端部提供具有U型剖面的沟槽解决第一个问题(电力线聚集)。以这种方式，实际上，存在器件的击穿电压较小地降低。
相反，通过在沟槽中沉积厚氧化层解决第二个问题(栅极氧化物区的增加)，厚氧化层仅仅覆盖沟槽的底部，之后它的U型剖面，并由此在沟槽的底部中形成双栅极氧化层，或者另外通过在沟槽中沉积厚氧化层，其覆盖沟槽的底部并填充它直到达到一定高度。
由于使用上述的两个处理方案得出下述几个优点：
由于厚氧化层实现了“电场环”的功能，也就是，阻止了在沟槽底部电力线的聚集，所以器件的击穿电压增加了；
由于栅极薄氧化不再包括在壁中硅的晶向有变化的部分，所以栅极氧化物的击穿电压增加了；在该区域中，实际上，栅极氧化物的厚度是不可控制的，并可能导致器件的过早击穿；
和器件的栅极端子相连的寄生电容的减小；以及
实现了器件的击穿电压增加和输出电阻减小之间的良好折衷。
在美国专利号6528355B2中描述了用于在沟槽中沉积厚氧化层的方法，该厚氧化层仅仅沿着沟槽的U型剖面的底部涂覆。该专利公开了获得具有如图13a和13b的横截面所示的沟槽的功率MOS晶体管的方法，这两个图分别描述了在整个工艺的一半时和结束时的结构。在下文中描述制造步骤的顺序。外延层32在硅衬底31上生长，并在外延层32上沉积起到掩模作用的材料(例如二氧化硅层)。使用限定掩模的光刻法蚀刻外延层32，用于形成一个或者多个沟槽。在去除掉掩模之后，用电介质膜(例如二氧化硅)涂覆沟槽的壁和底部，起到场氧化层41的作用。然后用辅助层(例如光致抗蚀剂)填充沟槽，然后将其蚀刻掉，以便于在沟槽中留下插塞42，其上表面位于半导体主体的顶表面下面。
接下来，沿着其U型剖面，湿法化学地蚀刻并部分地去除掉场氧化层41，以便于只在沟槽底部保留着，其中通过插塞保护场氧化层。由此得到图13a的结构。然后去除掉插塞42，并生长比场氧化层41薄的栅绝缘膜43(例如二氧化硅)。最后，构成主体37、栅极44(填充沟槽的多晶硅)、源极38和相应的镀金属层，以得到图13b的结构(但是，其中为了清楚起见，没有示出镀金属层)。
然而刚才描述的工艺具有很多问题。
首先，用于在沟槽内形成插塞42的蚀刻辅助层的工艺是不容易控制的，并可能出现插塞错误的尺寸，由此导致器件的较差的工作。
尤其是，如果插塞42不是足够深的，也就是它们具有厚氧化层41到达了沟道区这样的深度，则器件的阈值电压变得非常易变。
另外，插塞42的深度的可变性导致栅极薄氧化层和厚氧化层之间的表面比例可变，并因此还导致栅极端子和漏极端子之间电容的可变性。
最后，插塞的深度的可变性，以及由此的栅极薄氧化层43和厚氧化层41之间的通道的可变性改变了电力线的分布，以及随之产生的器件的击穿电压的变化。
通过参考上述专利描述的另一个重要问题是由于这样的事实，在控制主体37的下端和覆盖沟槽的壁的厚氧化层41的顶表面之间的距离D中，湿法蚀刻没有被插塞42覆盖的厚氧化层引入了临界条件。
实际上，在第一辅助层(光致抗蚀剂)沉积过程中完全填满沟槽而没有形成空隙，并保持每一个硅晶片的每一点上恒定的距离D，甚至维持它在两个不同硅晶片之间的恒定，这是不容易的。
当使用氧等离子体进行蚀刻辅助层时，尤其能感觉到这种问题，其中借助于它的本质特性实施各向同性蚀刻，但是其特征是，在硅晶片的不同点和两个不同硅晶之间的蚀刻速度是非均匀性(接近于10-15％的非均匀性)。
由于通常使用氢氟酸(HF)基的溶液进行蚀刻，所以还存在这样的问题，从没有被插塞覆盖的沟槽壁上去除掉厚氧化层。在这种情况中，蚀刻速度取决于溶液的溶度和工艺温度，并且在硅晶片的不同点中和两个不同硅晶片之间几乎是5-10％的不均匀性。另外，在湿法蚀刻中，只能控制蚀刻时间，但是不可能控制蚀刻的结束点。
最后，在目前的MOS结构中，试图提供尽可能窄(甚至小于0.6μm)的沟槽，使得可以引发毛细管现象，使用上述已知工艺的湿法蚀刻，这可能导致蚀刻沟槽内侧的氧化物的蚀刻速度的显著变化和不均匀性。
因此，尤其重要的是，确定新的策略克服现有技术的问题，并保证形成沟槽的蚀刻具有尽可能均匀的速度并能够控制蚀刻结束点。
发明内容
因此本发明的目的是提供一种制造上述类型的功率器件，以及将满足上述需求的功率器件。
根据本发明，提供了按照本发明所限定的获得半导体功率器件的方法，和按照本发明所限定的相应的半导体功率器件。
按照本发明的一种用于制造半导体功率器件的工艺，包括步骤：形成第一导电类型的具有顶表面的半导体主体；在所述半导体主体中形成具有侧壁和底部的沟槽；用第一电介质材料层涂覆所述沟槽的所述侧壁和所述底部；用第二电介质材料层填充所述沟槽；通过蚀刻工艺蚀刻所述第一电介质材料层和第二电介质材料层；在所述沟槽的所述壁上形成栅极氧化物层；在所述沟槽内形成被所述栅极氧化物层包围的导电材料的栅极区；以及在所述半导体主体内形成具有第二导电类型的主体区和具有所述第一导电类型的源极区，其特征在于所述第一电介质材料层和第二电介质材料层是由具有相同蚀刻速度的不同材料制成，以及所述蚀刻工艺的蚀刻步骤包括同时蚀刻所述第一电介质材料层和所述第二电介质材料层以便在所述沟槽内以部分地、同时地并可控地方式去除掉所述第一电介质材料层和第二电介质材料层。
按照本发明的一种半导体器件，包括：半导体主体，具有第一导电类型和表面；沟槽，形成在所述半导体主体中并具有侧壁；绝缘区，其沿着所述沟槽的所述侧壁的底部延伸，所述绝缘区由第一电介质材料形成并具有第一厚度；栅极氧化物层，其在所述绝缘区的顶部上在所述沟槽的所述侧壁上延伸，所述栅极氧化物层具有小于所述第一厚度的第二厚度；导电材料的栅极区，其在所述沟槽内延伸并被所述栅极氧化物层包围；第二导电类型的主体区，该主体区在所述半导体主体内在所述栅极氧化物层的侧面上和所述栅极区的侧面上延伸；以及所述第一导电类型的源极区，该源极区在所述半导体主体内在所述栅极氧化物层的侧面上和所述栅极区的侧面上以及在所述主体区的顶部上延伸；不同于所述第一电介质材料，在侧面和底部被所述绝缘区包围的第二电介质材料的填充区域，所述填充区域填满所述绝缘区，其中所述栅极区在所述填充区和所述绝缘区的顶部延伸，其特征在于所述填充区域具有叉状的顶部轮廓。
附图说明
为了理解本发明，现在参考附图，并完全借助于非限定性例子描述一些优选实施例，其中
图1到8示出了根据本发明的第一方案在整个连续的器件制造步骤中半导体晶片的横截面；
图9示出了根据本发明的第二方案得到的器件的最终结构的横截面；
图10示出了根据本发明的第三方案得到的器件的最终结构的横截面；
图11示出了根据本发明的第四方案得到的器件的最终结构的横截面；
图12示出了根据本发明的第五方案得到的器件的最终结构的横截面；
图13a和13b示出了根据美国专利号6528355B2描述的方法在两个中间工艺步骤中得到的半导体器件的结构的横截面。
具体实施方式
特别地，图1是除了半导体材料的晶片50，其包括重掺杂的衬底1(例如P+型的)和轻掺杂的半导体层(在例子中，P-型的)例如，其在衬底1的顶部外延生长(外延层2)，并具有顶表面3。在其上形成电介质层，例如沉积或者热生长的氧化硅，或者另外沉积的氮化硅，或者两者的组合，以便于呈现0.2-1μm的总厚度。然后限定电介质层，以便于形成用于蚀刻外延层2和形成沟槽5的沟槽掩模4。
如图2所示的，在形成沟槽5之后，去除掉沟槽掩模4，并形成电介质材料层6(例如，具有沉积的或者生长的0.1-0.3μm厚度的氧化硅，或者通过氧化和沉积得到的多层)，其覆盖表面3和沟槽5的壁。
然后(图3)，用LPCVD(低压化学汽相沉积)在电介质材料层6上沉积厚氧化层9，例如TEOS(四乙基原硅酸盐)。例如通过LPCVD在厚氧化层9的顶部沉积辅助层10。辅助层10是电介质材料，例如氮化硅，其具有类似于厚氧化层9的蚀刻工艺的响应(接近于相同的蚀刻速度)并填充沟槽5。
接下来，通过干法蚀刻工艺蚀刻层6，9和10，其留下不改变的外延层2的表面3并且以和层6和9相当的速度蚀刻辅助层10。例如，用四氟化碳(CF4)/三氟甲烷(CHF3)/氩反应气体进行等离子体蚀刻工艺，其以几乎1∶1的比例的速度可选择地蚀刻氮化硅和TEOS，同时获得下述的结果：同时并且以可控的方式蚀刻层9和10；完全去除掉充当掩模的电介质材料层6；并且外延层2的表面3保持不被覆盖但是几乎不变化，因为使用的等离子体可选择地蚀刻电介质材料层6，并以6∶1的比例的速度蚀刻电介质材料层6和表面3。
图4示出了蚀刻工艺之后得到的结构。这可以注意到，沟槽5提供了杯状区域11，它是由沿着沟槽的壁5剩余的厚氧化层9和电介质材料6的部分以及在杯状区域11内氮化硅的填充区域12形成的，其顶部轮廓保持由于蚀刻工艺的可选择性导致的叉状。
接下来，进行氧化，其使得电介质材料(例如氧化硅)的栅极层13在表面3上和沟槽5的未覆盖壁上热生长(图5)。
然后(图6)，沉积导电材料层14，例如多晶硅，其填充沟槽5。可以沉积已经掺杂(原位掺杂)的导电材料层14，或者通过专用的离子注入在随后掺杂。接下来(图7)，注入N型导电的主体区7(例如通过用As、Sb或者P掺杂硅得到的)和P型导电的源极区8(例如通过用B、BF2、Al或者In掺杂硅得到的)。
然后，蚀刻导电材料层14，并使用标准的和公知的制造工艺(例如化学和机械平坦化-CMP)使晶片50的表面平坦化。由此得到图7的结构，其中通过导电材料层14的剩余部分形成的栅极区还是用14表示。
然后，在晶片50的整个表面上沉积例如氧化硅的绝缘层15，并然后选择性地将其蚀刻掉，以便于朝着表面3开通接触。最后，沉积单层或者多层源极金属层16，产生图8的最终结构，形成P沟道绝缘栅功率器件，其中示出了两个基础单元。
在上述的工艺中，用于形成图4的结构的蚀刻可以包括在到达蚀刻层6，9的一部分的结束点之后，使用相同的蚀刻等离子体在表面3的上部进行预定时间的过蚀刻(将该步骤的时间设置为相对于结束时间的百分比，记录在先前的步骤中)。以这种方式，有利地是，可以改变杯状区11的顶表面和主体区7的下端部之间的距离。
图9示出了在中间的器件制造步骤中的结构，是通过实施多个方法得到的，其中在形成参考图2描述的沟槽5之后，在沟槽5下面，通过具有P或者N型导电性的掺杂剂种类的离子注入形成改变导电性的区域17。以这种方式，改变外延层2的掺杂的类型和/或程度。尤其是，如果注入是和外延层2相同的类型，这里是P型，则它导致外延层2的掺杂聚集，结果改变导电性的区域17具有P+型导电性。因此，降低了器件的输出电阻，相反如果用和外延层2相反类型的掺杂剂种类进行离子注入，因此这里是N型，则它导致掺杂的增加(以及改变导电性的区域17是P-型的)或者甚至是相反的导电性(和改变导电性的区域17是N-型的)。在这种情况中，击穿电压增加，并保护沟槽5的底部区域免受电力线的聚集。
尤其是，在IGBT器件的情况中，和衬底2相反类型的改变导电性的区域17的存在有助于在所给的动态应力条件下器件的坚固性的增强，其中有必要消除少数载流子。而且，由于是在形成沟槽5之后对改变导电性的区域17进行注入，所以当沟槽掩模4仍然存在时，进行限定离子注入区的其它光刻法是不必要的。因此，工艺是关于器件的预存在几何形状自对准的。
图10示出了根据本发明方法的第三个实施例在中间器件的制造步骤中的结构，其中在形成栅极区14之后，在后者上形成金属层18，例如是硅化钴、硅化钛或者硅化钨。通过溅射沉积薄金属层(Co、Ti、W等等)；通过热处理烧结该金属层；并例如使用松脂通过湿法蚀刻去除掉未烧结的金属层，形成层18。
以这种方式，仅仅在多晶硅的栅极区14的表面上形成金属层18，因为外延层2的表面3被氧化层13覆盖。因此方法的这种改变使得栅极电阻降低了，这是因为多晶硅的栅极区14和金属层18之间的并联连接。而且，工艺是自对准的；也就是它不需要使用另外的光学技术。
实际上，减少制造器件过程中使用的光刻的数量是非常重要的。为此目的，根据本发明方法的第四个实施例，毯覆式注入用于形成源极区8的掺杂剂种类，也就是没有使用掩模。图11示出了在该方法的第四个实施例注入所得到的结构。尤其是，在形成根据已经描述的三个变形中的任何一个的器件的栅极区之后(在图6的步骤结束时)，进行下述的步骤：在器件的整个表面上沉积电介质材料的绝缘层15(例如沉积的氧化物)；通过专用的光刻法开通接触；形成微沟槽19，其从层15的表面延伸远到主体区7，其目的是连接主体区7和源极区8(尤其是，微沟槽19比源极区8深并且比主体区7浅)；并在整个绝缘层15上沉积源极金属层16，以便于填充微沟槽19。
最后，根据本发明的方法的第五个方案，在蚀刻导电材料层形成根据前三个所述的变形中的任何一个的器件的栅极区14的过程中，蚀刻时间增加了，以便于去除甚至只是部分在沟槽5中的导电材料层14的材料。然而去除掉的部分的深度不应当超过源极区8的深度。因此，没有被层14的半导体材料填充的沟槽5的部分有利地被通过沉积步骤形成的电介质材料的插塞区35填充，随后进行各向同性蚀刻或者通过化学机械研磨(CMP)。最后，在器件的整个表面上沉积源极金属层16，在图12中示出最终的结构。
提供P沟道绝缘栅功率器件所述的方法同样可以应用于提供N沟道绝缘栅器件，使硅衬底1的导电性和主体区7和源极区8中注入的掺杂剂种类相反。
所述的方法和其变形具有显著的优点。
尤其是，所述的方案仅仅使用通过化学汽相沉积(CVD)，或者另外通过等离子体增强化学汽相沉积(PECVD)或者通过低压化学汽相沉积(LPCVD)沉积材料，或者开发适合的干法蚀刻而不是湿法蚀刻。
因此，所述的方案是可重复的，能够简化工艺流程，例如通过减少光刻数量减少了制造步骤的序列，并因此使成本降低。
另一个优点是，干法蚀刻保证了均匀的蚀刻速度和对蚀刻结束的控制。这使得可以对沟槽内的氧化物插塞的高度有良好的控制，
另外，在缩小器件尺寸和使沟槽变窄的情况中，和在填充沟槽的辅助层(例如光刻胶)中形成空隙有关的问题得以避免。然后所述的工艺还可应用于宽度小于微米的沟槽中。
最后，本发明器件的优点在于这样的事实，保持在沟槽5的底部的厚氧化层9的一部分有助于减少与栅电极和漏电极有关的寄生电容。
最后，显而易见的是，可以对这里所描述和所说明的制造方法和器件作出多种变形和改变，所有的这些变形和改变都落在附属的权利要求书所限定的本发明的范围内。

Claims (23)

1.一种用于制造半导体功率器件的工艺，包括步骤：
形成第一导电类型的具有顶表面(3)的半导体主体(1、2)；
在所述半导体主体(1、2)中形成具有侧壁和底部的沟槽(5)；
用第一电介质材料层(9)涂覆所述沟槽(5)的所述侧壁和所述底部；
用第二电介质材料层(10)填充所述沟槽(5)；
通过蚀刻工艺蚀刻所述第一电介质材料层(9)和第二电介质材料层(10)；
在所述沟槽(5)的所述壁上形成栅极氧化物层(13)；
在所述沟槽(5)内形成被所述栅极氧化物层(13)包围的导电材料的栅极区(14)；以及
在所述半导体主体(2)内形成具有第二导电类型的主体区(7)和具有所述第一导电类型的源极区(8)，
其特征在于所述第一电介质材料层(9)和第二电介质材料层(10)是由具有相同蚀刻速度的不同材料制成，以及所述蚀刻工艺的蚀刻步骤包括同时蚀刻所述第一电介质材料层(9)和所述第二电介质材料层(10)以便在所述沟槽(5)内以部分地、同时地并可控地方式去除掉所述第一电介质材料层(9)和第二电介质材料层(10)。
2.根据权利要求1的工艺，其中在所述蚀刻步骤结束时，所述沟槽(5)将在底部容纳具有相等深度的所述第一电介质材料层(9)和所述第二电介质材料层(10)的部分(11，12)。
3.根据权利要求1或2的工艺，其中所述蚀刻步骤包括从所述表面(3)去除掉所述第一电介质材料层(9)和第二电介质材料层(10)并继续所述蚀刻步骤，以便去除掉所述第一电介质材料层(9)和第二电介质材料层(10)的其它部分。
4.根据权利要求1的工艺，其中所述蚀刻步骤包括使用干法蚀刻工艺。
5.根据权利要求4的工艺，其中所述干法蚀刻包括用反应气体实现等离子体蚀刻。
6.根据权利要求5的工艺，其中所述反应气体是四氟化碳(CF4)/三氟甲烷(CHF3)/氩气。
7.根据权利要求1的工艺，其中所述第一电介质材料层(9)是TEOS(四乙基原硅酸盐)和所述第二电介质材料层(10)是氮化硅。
8.根据权利要求1的工艺，其中在所述半导体主体(1、2)中形成沟槽(5)的所述步骤之后，在所述沟槽(5)下面注入掺杂剂离子种类并形成改变导电性的区域(17)。
9.根据权利要求1的工艺，其中在形成栅极区(14)的所述步骤之后，在所述栅极区(14)的顶部形成金属层(18)。
10.根据权利要求9的工艺，其中形成金属层(18)的步骤包括使用包含在钴、钛、钨的组中的金属的硅化步骤。
11.根据权利要求1的工艺，其中形成源极区(8)的所述步骤包括掺杂剂种类的毯覆式注入。
12.根据权利要求11的工艺，其中形成主体区(7)和源极区(8)的所述步骤之后是下述步骤：
在所述表面(3)上沉积绝缘层(15)；
形成穿过所述绝缘层(15)和所述源极区(8)延伸并部分地进入到所述主体区(7)中的开口(19)；以及
用金属(16)填充所述开口。
13.根据权利要求1的工艺，其中在形成栅极区(14)的所述步骤之后，在所述沟槽(5)内部分地去除掉所述导电材料并用电介质材料(35)填充所述沟槽(5)。
14.根据权利要求13的工艺，其中在部分地去除掉所述导电材料的所述步骤之后是沉积源极金属层(16)步骤。
15.根据权利要求1的工艺，包括在所述涂覆步骤之前形成氧化层(6)。
16.根据权利要求1的工艺，其中所述第一电介质材料层(9)具有第一厚度，所述栅极氧化物层(13)具有小于所述第一厚度的第二厚度。
17.一种半导体功率器件，包括：
半导体主体(1、2)，具有第一导电类型和表面(3)；
沟槽(5)，形成在所述半导体主体(1、2)中并具有侧壁；
绝缘区(11)，其沿着所述沟槽(5)的所述侧壁的底部延伸，所述绝缘区由第一电介质材料形成并具有第一厚度；
栅极氧化物层(13)，其在所述绝缘区(11)的顶部上在所述沟槽(5)的所述侧壁上延伸，所述栅极氧化物层(13)具有小于所述第一厚度的第二厚度；
导电材料的栅极区(14)，其在所述沟槽(5)内延伸并被所述栅极氧化物层(13)包围；
第二导电类型的主体区(7)，该主体区在所述半导体主体(2)内在所述栅极氧化物层(13)的侧面上和所述栅极区(14)的侧面上延伸；以及
所述第一导电类型的源极区(8)，该源极区在所述半导体主体(2)内在所述栅极氧化物层(13)的侧面上和所述栅极区的侧面上以及在所述主体区(7)的顶部上延伸；
不同于所述第一电介质材料，在侧面和底部被所述绝缘区(11)包围的第二电介质材料的填充区域，所述填充区域(12)填满所述绝缘区(11)，
其中所述栅极区(14)在所述填充区(12)和所述绝缘区(11)的顶部延伸，
其特征在于所述填充区域(12)具有叉状的顶部轮廓。
18.根据权利要求17的半导体功率器件，其中所述第二电介质材料是氮化硅。
19.根据权利要求17的半导体功率器件，包括在所述沟槽(5)下面的改变导电性的区域(17)。
20.根据权利要求17的半导体功率器件，其中金属区(18)在所述栅极区(14)上延伸。
21.根据权利要求17的半导体功率器件，包括在所述表面(3)的顶部上延伸的绝缘层(15)；穿过所述绝缘层(15)和所述源极区(8)延伸的开口(19)；以及在所述绝缘层(15)的顶部上并且在所述开口(19)和所述源极区(8)内部延伸到所述主体区(7)的源极金属层(16)，所述源极金属层(16)电连接所述源极区(8)和所述主体区(7)。
22.根据权利要求17的半导体功率器件，其中所述栅极区(14)具有在低于所述主体(2)的所述表面的水平面延伸的上表面并且被电介质材料区(35)覆盖。
23.根据权利要求17的半导体功率器件，其中源极金属层(16)在所述表面的顶部上面并且和所述源极区(8)电接触。
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