KR100700322B1 - 복수의 두께를 갖는 게이트 산화물층을 구비한 트렌치반도체 장치 및 이를 제조하는 프로세스 - Google Patents

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Abstract

트렌치(250) 코너의 높은 전기장이 트렌치(250) 기저의 게이트 산화물층 (244)의 두께를 증가시킴으로써 작아지는 파워 MOSFET와 같은 트렌치 반도체 디바이스에 관한 것이다. 상기 디바이스를 제조하는 다양한 프로세스가 묘사되었다. 하나의 프로세스 그룹에서 실리콘 산화물(272)의 방향성 있는 피착이 트렌치(268)가 에칭된 후에 수행되어 트렌치(268) 기저에 두꺼운 산화물층(270)이 형성된다. 트렌치(268)의 벽에 피착한 산화물은 얇은 게이트 산화물층(276)이 상기 벽에 성장되기 전에 제거된다. 그 다음 상기 트렌치(268)는 하나 이상의 스테이지에서 폴리실리콘(278)으로 채워진다. 프로세스의 한 변형예에서 작은 양의 포토레지스트 (310)가 트렌치(268)의 벽이 에칭되기 전에 트렌치(268) 기저의 산화물(270)에 피착된다. 대안으로 폴리실리콘(320)은 트렌치(268)에 피착될 수 있고, 일부분(322)만이 트렌치(268) 기저에 남을 때까지 에칭백된다. 상기 폴리실리콘(320)이 산화되고, 트렌치(268)가 폴리실리콘으로 채워진다. 상기 프로세스는 폴리실리콘의 충전 및 산화의 다음에 수반되는 산화물의 방향성 있는 피착과 결합될 수 있다. "키홀" 형태의 게이트 전극(634)을 형성하는 프로세스는 트렌치(606)기저에 폴리실리콘을 피착하는 단계, 산화된 폴리실리콘을 에칭하는 단계, 폴리실리콘으로 트렌치 (606)를 채우는 단계를 포함한다.

Description

복수의 두께를 갖는 게이트 산화물층을 구비한 트렌치 반도체 장치 및 이를 제조하는 프로세스{TRENCH SEMICONDUCTOR DEVICE HAVING GATE OXIDE LAYER WITH MULTIPLE THICKNESS AND PROCESSES OF FABRICATING THE SAME}
본 발명은 트렌치에 삽입된 게이트 전극을 가지는 반도체 디바이스에 관한 것으로, 특히 전원이 오프인 상태동안 높은 전압차이에 디바이스가 놓여져 있을 때 상기 게이트 산화물층이 손상되는 것을 방지하는 디바이스를 보호하는 구조와 방법에 관한 것이다. 특히 본 발명은 트렌치 모스 전계효과 트랜지스터에 관계되는 것이다.
반도체 칩의 표면에서부터 연장되는 트렌치에 게이트 전극이 형성되는 반도체장치의 종류가 있다. 한 예로 트렌치 게이트(trench-gated) 모스 전계효과 트랜지스터(MOSFET)가 있으며, 다른 예로는 절연 게이트 쌍극성 트랜지스터(IGBT), 접합 필드효과 트랜지스터(JFET), 및 축적모드 필드효과 트랜지스터 (ACCUFET)등이 있다. 이 모든 장치들은 몇 가지 이유로 트렌치의 기저가 높은 전기장에 노출되거나, 트렌치의 기저가 트렌치를 둘러싸는 게이트전극과 반도체 재료를 포함하는 기생 축전기를 형성할 수 있는 트렌치 구조의 일반적 특성을 공유한다.
도 1에서 도 10까지는 공지된 트렌치 게이트 디바이스의 횡단면의 모습과 특성을 도시한다. 도 1은 상부 금속층(102) 및 트렌치(106)에 형성되고 게이트 산화물층(110)에 의해 에피택셜(epitaxial) 실리콘층(108)에서 분리된 게이트(104)를 갖는 트렌치 게이트 MOSFET(100)를 도시한다. MOSFET (100)은 또한 N+소스영역(112)과 P-바디(114)를 포함한다. MOSFET(100)의 드레인(drain)은 N-epi층(108)과 N+ 기판(116)을 포함하고 있다. 깊은 P+ 영역(118)은 U.S 특허 No. 5,072,266에서 Bulucea 등에 대해 제안된 것처럼 P-바디(114) 아래에서 만들어진다. 깊은 P+영역(118)과 N-epi층(108)사이의 PN접합은 애벌런치 항복현상 (avalanche breakdown)이 일반적으로 발생하는 전압-클램핑 다이오드(117)를 형성한다. P+바디 접촉 영역(119)은 금속층(102)과 P-바디(114)사이의 접점을 형성한다. 일반적으로 폴리실리콘으로 형성되는 게이트는 산화물층(120)에 의해 금속층(102)으로부터 보호되며, 상기 산화물층은 게이트(104) 위에 있고 상기 트렌치 자체에 대응하지 않는 피처 즉 전형적으로 접점 마스크(contact mask)를 가지고 패터닝 된다.
도시된 것처럼, 게이트 산화물층(110)은 폴리실리콘 게이트(104)의 삼면을 따라서 균일한 얇은 산화물층으로 구성된다. 즉, 트렌치의 측벽에 있는 게이트 산화물층(110)의 부분들과 트렌치의 기저에 있는 게이트 산화물층(110)의 곡선 및 선형의 부분들(트렌치 기저에서 발생하는 산화물층에서의 몇몇의 압력과 관련되고 에칭과 관련된 변화를 제외한)은 보통 예를 들면 150Å-1,200Å의 범위 내에서 균일한 두께를 갖는 것이다.
이 MOSFET의 일반적인 유형에는 여러 가지가 변형이 있다. 예를 들면, 도 2는 일반적으로 MOSFET(100)과 유사하지만 깊은 P+ 영역(118)은 포함하지 않는 MOSFET(130)을 도시한다. MOSFET(130)의 게이트는 P-바디(132)의 깊이와 트렌치(134)의 깊이가 두 개의 관계없는 프로세스에서 결정되기 때문에 P-바디(132)를 통해서 약간 튀어나온다. 그러므로, 수직의 디바이스에서는, 폴리실리콘 게이트가 드레인 영역으로 네트 오버랩(net overlap)되리라는 보장이 없다. 이 변형은 디바이스의 동작에 영향을 미칠뿐만 아니라, 그 신뢰성에도 영향을 미칠 수 있다는 것이 판명되었다. 또한 도 2에서, 전압을 클램핑하기 위해 깊은 P+영역(118)에 의해 형성되는 부가적인 다이오드가 없고, 그래서, 디바이스가 애벌런치가 되는 점으로 전압이 상승할 때마다 항복현상이 일어날 수 있다.
도 3에서 도시된 MOSFET(140)은 MOSFET(100)과 MOSFET(130)의 변형 예이며, 여기에서 MOSFET 셀(142)은 깊은 P+ 영역을 가지고 있지 않으며, 깊은 P+영역을 가지고 있는 다이오드 셀(144)은 MOSFET셀에서 전압 클램프로서 작용하고 전기장의 세기를 제한하기 위해 어레이(array) 전체에 걸쳐서 미리 지정된 간격으로 분포된다. MOSFET(140)에서, 게이트 산화물층은 균일한 두께이다.
도 4A-4G는 브레이크다운의 여러가지 측면을 도시한다. 도 4A는 비교적 두꺼운 게이트 산화물층을 가지는 트렌치 게이트 디바이스(150)의 브레이크다운에서의 전기장 세기의 윤곽(contour)을 도시한다. 디바이스(150)는 사실상 게이트 다이오드이고, 대부분의 수직형 트렌치 게이트 파워 MOSFET의 구조적 요소이다. 지적했듯이, 애벌런치 항복동안에 충돌이온화가 일어날 수 있는 가장 강한 전기장은 P+바디 영역 바로 아래 접합에 위치한다. 반대로, 도 4B에서 도시된 디바이스(160)는 비교적 얇은 게이트 산화물층을 갖는다. 일부의 이온화가 P+영역의 바로 아래에서 계속적으로 발생하는 동안, 가장 높은 전기장의 레벨은 바로 트렌치의 코너 부근에 위치한다. 항복 작용을 유도하는 필드 판은 전기장의 세기가 증가하도록 한다.
도 4C와 도 4D는 디바이스(150, 160)가 애벌런치 항복에 들어갈 때 디바이스 (150, 160)의 이온화 윤곽을 각각 도시한다. 도 4C에서 도시된 것처럼 두꺼운 게이트 산화물층이 있든, 도 4D에서 도시된 것처럼 얇은 산화물층이 있든, 결국 "깊은" 애벌런치에서, 즉, 상기 디바이스가 애벌런치 영역에서 많은 전류를 전도하도록 강요될 때, 항복현상이 트렌치의 코너에서 발생하기 시작하는 것이다. 두꺼운 산화물층의 경우에도(도 4C), 트렌치의 코너에 정점의 전기장이 없는 곳에서(도 4A), 드레인 전압이 증가하면서 결국 이온화가 트렌치 코너에서 발생한다. 그러나, 도 4D에는 등고선(contour)이 더 많이 있는데, 이는 게이트 산화물층이 얇은 곳에서 이온화율이 더 높은 것을 보인다.
도 4E는 오른쪽 면에 도시되었듯이, 깊은 P+영역을 포함하는 다이오드 클램프를 끼워놓는다면, 상기 다이오드는 낮은 전압에서 파괴될 것이고, 트렌치 코너에서 애벌런치 항복은 일어나지 않을 것임을 도시한다. 다이오드를 통한 전류 경로의 저항이 충분히 낮다면, 다이오드는 디바이스의 최대 전압을 클램핑할 것이다. 결과적으로, 전압은 트렌치 코너에 가깝게 애벌런치 항복이 발생하는 점까지 올라가지 않을 것이다.
도 4F는 20V와 30V 디바이스에 대한 게이트 산화물 두께(X0X )의 함수로써 항복전압(BV)을 도시한 그래프이다. 30볼트 디바이스에서 에피택셜(epi)층의 도핑농도는 보다 약하게 도핑된다. 30V 디바이스는 이상적으로 약 38볼트의 애벌런치 항복을 가질 것이다. 20볼트의 디바이스에서, epi는 보다 짙게 도핑될 것이고, 상기 디바이스는 이상적으로 약 26 또는 27볼트에서 애벌런치 항복을 가질 것이다. 게이트 산화물이 1,000Å에서 수백Å으로 얇게 될 때, 기본적으로 항복전압은 비교적 일정하거나 또는 게이트의 필드 판의 형태가 실제로 전기장이 약화되도록 도와주기 시작하면서, 실제로 다소 증가할 수조차 있을 것이다. 그러나, 수백Å보다 더 적은 두께에서, 항복 열화(degradation)가 발생하기 시작한다.
필드 판 유도(fpi) 항복으로 참조되는 영역은 항복전압이 (30V 디바이스 epi에 대해서는 30V 아래, 20V 디바이스에 대해서는 20V 아래로) 떨어지기 시작하는 지점을 벗어난다. 이 영역에서, 항복현상은 트렌치 근처에서 발생한다. 신뢰할 수 있는 디바이스를 위해서는, 상기 다이오드가 먼저 파괴되도록 필드 판 유도 영역에서의 항복보다 더 낮은 항복을 가지는 다이오드 클램프를 첨가할 필요가 있다. 도 4F에서 도시된 바와 같은 항복전압을 가지는 다이오드가 있다면 항복현상은 30V 디바이스의 게이트 근처에서 절대 발생하지 않으나, 이 다이오드는 너무 높은 항복전압을 가져서 20V 디바이스가 보호될 수 없다. 20V 디바이스를 보호하기 위해, 다이오드 클램프의 항복전압은 20V 디바이스에 대한 곡선 아래에 있어야만 할 것이다.
도 4G는, MOSFET와 병렬인 게이트 다이오드 및 상기 MOSFET와 게이트 다이오드 모두에 병렬인 다이오드 전압 클램프를 도시하는 도 4A-4D에서 도시된 디바이스들의 개략적인 다이어그램이다. 상기 배열은 다이오드 클램프가 우선 파괴되도록 고안되었다. 게이트 다이오드는 상기 다이오드 클램프 보다 먼저 결코 "애벌런치"되지 않는다. 게이트 산화물 층이 점점 더 얇아질수록 이것이 점점 더 어려워진다.
도 5A와 5B는 날카로운 트렌치 코너를 가진 디바이스(170)와 둥근 트렌치 코너를 가진 디바이스(172)에서의 이온화 등고선을 도시한다. 도 5B는 트렌치 코너를 둥글게 하는 것이 이온화의 양을 줄이며, 결국 디바이스를 충분히 깊게 항복으로 이끈다면, 항복 현상은 트렌치 코너에서 계속 일어날 것이며, 상기 디바이스는 위험하다는 것을 도시한다.
도 6A-6C는 MOSFET(180)에서 전기장 세기의 등고선, 등전위선과 전기장선을 각각 도시한다. MOSFET(180)의 게이트는 소스와 바디에 결합되어 있고, 접지되어 있으며, 드레인은 VD로 바이어스되어 있다. 도 6B로부터, 드레인 전압 VD는 분리되고, 상기영역을 가로질러 배치된다는 것이 명백히 나타난다. 도 6B의 왼쪽 면에서, 등전위선은 서로 점점 더 밀착하여 압착되며, 특히 트렌치 코너 주위에서 그것들이 보다 촘촘하게 압착된다. 도 6C에서 도시되었듯이, 이것은 등전위선들에 수직인 전기장선들을 생성시킨다. 높은 전기장이 트렌치 코너에서 발생하는 이유와, 코너를 둥글게 하는 것은 왜 이 문제를 해결하지 못하는지를 이해할 수 있을 것이다. 보다 낮은 표면 영역을 갖는 전극, 즉 게이트에서 종단하는 전기장이 존재하고, 그에 따라 전기장선이 코너에서 밀집된다는 데에서 이것은 근본적으로 용적측정에 관한 문제이다.
도 6D는 양의 전압 VG를 게이트에 가함으로써 전원이 켜질 때의 MOSFET(180)을 도시한다. 전류는 트렌치 측벽의 아래로 흐르며, 그것은 또한 트렌치의 기저를 따라 퍼져나가서 트렌치 측면으로부터의 각도에서의 메사 아래 영역으로 들어간다. 그러나, 상기 과정에서, 전류는 도 6A의 전기장 등고선에 의해 도시된 것처럼 높은 전기장을 가진 영역을 통과해서 흐른다. 높은 전류가 높은 전기장을 가진 영역(그리고 디바이스가 포화된 경우에 해당하는)을 통과해서 지나갈 때, 전류 캐리어는 epi층의 원자들과 충돌하고 모멘텀의 전달에 의해 추가적인 캐리어들을 녹오프(knock off)시킨다. 이것은 차례로 가속되어 추가적인 충돌을 발생시켜 원자들을 추가적으로 이온화시키는 새로운 전자-정공 쌍을 만든다.
도 6E는 전원이 켜진 상태에 있을 때, MOSFET(180)에서의 이온화 등고선을 도시한다. 도 6E에서 도시된 이온화 등고선은 예를 들면 디바이스(150)가 전원이 안 들어온 상태에 있을 때인 도 4C에서 도시된 것과는 다르다. 상기 차이는 이온화 등고선이 트렌치의 측면 주위의 전체에서 위쪽으로, 심지어 P-바디의 근처에서도 위쪽 방향으로 끌려 올라간다. 이것은 디바이스를 손상시키는 많은 효과를 가지고 있다. 한가지 효과는 그것이 상기 영역에서 높은 전기장에 의해 아주 쉽게 가속될 수 있는 전자-정공의 쌍을 상기 게이트 산화물층 근처에 생성하는 것이다. 상기 전자-정공 쌍들은 사실은 상기 게이트 산화물에 포획되어, 상기 게이트 산화물을 손상시킬 수 있다.
게다가 이러한 현상은, 너무 많은 전자-정공 쌍이 생성되어, 트렌치의 측면 둘레 영역이 실제보다 더욱 짙게 도핑된 것으로 보이도록 하여, 에피택셜층의 유효 도핑 농도를 조절하기 시작하기 때문에, 장치에 제공할 수 있는 전압에 상한을 생성한다. 이것은 새롭게 생성된 전자-정공 쌍 중의 전자가 양의 드레인 전압(VD)에 의해 기판 안으로 이동하고, 정공은 P-바디 안으로 이동하기 때문에 발생한다. 알짜효과(net effect)는, 전자 및 정공이 일정한 속도로만 이동할 수 있기 때문에, 국부적인 전하 분포가 전하의 중립을 유지하도록 그 자신을 조절시키는 것이다. 특히, 역바이어스된 접합의 둘레는 고갈 영역(depletion region) 또는 공간 전하 영역과 같은 공지된 영역이고, 여기서(충격 이온화가 없을 때에는) 자유 전하 캐리어는 존재하지 않는다. 고갈 영역 내에 놓이는 고정된 전하, 즉 접합점의 N형 측의 양이온과 접합의 P형 측의 음이온은 접합점을 가로질러서 "고정된(built-in)" 전기장을 생성한다. 충돌 이온화가 존재할 때, N형 영역을 가로지르며 드리프팅(drifting)되는 정공은 고정된 양전하를 증가시키며, 이것에 의해 전기장이 증가되며, 또한 충격 이온화 처리가 강화된다. 이러한 과잉 정공은 본 실시 예에서 N-형 재료인 에피택셜 영역을, 고정된 자기장의 증가때문에 더욱 짙게 도핑된 것으로 보이도록 만든다. 알짜효과는 전기장에서의 증가이며 이는 항복현상을 저감한다. 이러한 효과는 도 6F의 전류-전압 특성에서 도시되며, 여기서 드레인 전류(ID)는 특정 드레인 전압에서 현저하게 증가한다. 이것이 발생되는 드레인 전압은 도시된 각각의 게이트 전압에 대해 동일하다. 이러한 문제는 게이트 산화물이 얇아질 수록 더욱 더 나빠지게 된다.
트렌치 장치가 가지는 또 다른 문제는 커패시턴스와 관계된 것이다. 도 7A는 전류 소스(192)에 의해 구동되는 게이트와 저항성 부하(194)를 가지는 MOSFET(190)의 개략적인 다이어그램이다. 소스와 드레인에 연결되는 전압 소스 (196)는 전압(VDD)을 공급하여 드레인에서 드레인 전압(VD)이 발생되도록 한다. 도 7B 내지 도 7D에서 도시되는 바와 같이, 시간 t1에서 전류 소스(192)는 게이트로 일정한 전류를 공급하기 시작하고, 도 7C에서 VG로 표시된 소스에 대한 게이트 상의 전압이 상승하기 시작한다. 그러나 이것은 즉시 임계값에 도달하지 않아, MOSFET(190)이 아직 ON 되지 않았기 때문에 드레인 전압(VD)은 떨어지기 시작하지 않는다. t2에서 VG가 임계값에 도달하자마자, MOSFET(192)가 포화되고 ON 되며, 전류를 운반한다. VD는 강하하기 시작한다, 그러나 VD가 강하되기 시작하면서, MOSFET(192)의 드레인과 게이트 사이의 전기커패시턴스의 결합을 야기하고, 게이트 전압(VG)의 상승 진행이 중지한다. VG는 MOSFET(192)가 선형 영역에 진입할 때까지 평행하게 유지된다. 그때, MOSFET(192)는 전압 디바이더(divider)에서 온-저항과 같이 보이기 시작하고, MOSFET(192)에는 작은 전압이 걸리고, 저항기(194)에는 대부분의 전압(VDD)이 걸린다.
이 지점에서는 게이트와 드레인 사이의 전기 커패시턴스 결합효과가 만족되고 VG는 더 높은 전압으로 진행이 계속된다. 평탄영역(plateau)은 밀러효과(Miller effect)와 유사한 게이트-드레인 겹침 커패시턴스 때문이지만, 이것은 작은 신호 효과가 아니다. 이것은 큰 신호 효과이다. 이 시기에서 드레인 전류(ID) 또한 상승을 계속하지만, 도 7D에 도시되는 바와 같이 상승의 진행이 느려진다.
도 7E는 게이트(QG)상의 전하의 함수로서 VG의 도표를 도시하며, 여기서 QG는 시간 t의 IG배수와 동일하고, IG는 상수이다. 게이트 전압(VG)은 일정한 정도까지 상승하고, 그 이후에 일정하게 유지되며, 그 이후에 다시 상승한다. 만일 드레인과 게이트 사이에서 피드백 커패시턴스가 존재하지 않으면, 전압은 선형적으로 상승되고, 그 대신 직선은 상기 평탄영역에 의해 중단될 것이다.
도 7E에서, 점(VG1, QG1)은 C가 △Q/△V와 동일하기 때문에 일정한 커패시턴스에 대응된다. 점(QG2 및 VG1)에서 도달하기 위해 더 많은 전하를 얻기 때문에, 이 지점은 커패시턴스가 더 많음을 나타낸다. 상기 장치에서 커패시턴스는 도 7F에 도시되는 바와 같이, 비교적 일정한 낮은 값(CISS)에서 시작되어, 더 일정한 높은 유효 값(CG(eff))으로 점프한 다음, 비교적 일정하다. 이러한 효과 때문에 장치는 스위칭 전이 동안에 원하는 커패시턴스보다 높은 유효 커패시턴스를 갖는다. 그 결과, 장치를 ON 시킬 때 에너지 손실 양이 많아진다.
도 7G에 도시되는 바와 같이, 입력 커패시턴스는 게이트-소스 커패시턴스 (CGS)와 게이트-바디 커패시턴스(CGB)를 포함하는 다수의 구성요소를 구비하고, 이들 중 어느 것도 게이트-드레인 커패시턴스(CGD)의 증폭효과를 나타내지 않는다. 게이트-드레인 커패시턴스(CGD)는 도 7G의 트렌치 기저 및 측벽 둘레에 도시된다. 도 7H에서는 이에 상당하는 개략도가 도시된다. 비록 CGD가 CGS 및 CGB와 동일한 치수의 크기를 가질지라도, 이것은 스위칭 처리 동안 증폭되기 때문에 전기적으로 훨씬 더 크게 보일 것이다(예를 들면, 5배 내지 10배이상).
상기에서 언급한 바와 같이, 상기 문제에 대한 완벽한 해결책은 아닐지라도 트렌치 기저를 둥글게 하는 것은 게이트 산화물층에 대한 손상을 제한하는데 도움을 준다. 도 8A 내지 도 8C는 둥근 코너를 가지는 트렌치를 형성하기 위한 프로세스를 도시한다. 도 8A에서 작은 반응 이온(202)은 표면에서 마스크(200)의 구멍을 통해 실리콘을 에칭한다. 이온(202)은 본질적으로 직선 측면 벽을 가지는 트렌치를 에칭하도록 하방으로 전기장에 의해 가속된다. 트렌치가 일정한 깊이에 도달되면, 도 8B에 도시되는 바와 같이 전기장은 경감된다. 대안적으로, 화학적 성질을 변화시킬 수 있다. 프로세스의 끝에서, 도 8C에 도시되는 바와 같이, 전기장은 에칭 이온이 모든 다른 방향으로 이동하도록 수정된다. 이것은 트렌치를 넓힐 뿐만 아니라 하부를 둥글게 한다. 따라서, 상기 프로세스는 등방성의 에칭으로 변환되는 이방성의 에칭을 포함한다. 또한 상기 이방성은 트렌치의 측면벽 상의 에칭 작용의 부산물로서 폴리머의 형성에 의해 영향을 받는다. 만일 화학 성분이 폴리머가 형성되자마자 이를 제거하면, 에칭은 더욱 등방성 방법으로 작용할 수 있다. 만일 폴리머가 측벽 위에 잔재하면, 트렌치의 하부만이 연속적으로 에칭된다.
도 9A 내지 도 9D는 트렌치의 벽 위에서 마스크(210)를 생성하는 단계(도 9A)와, 트렌치(212)를 에칭하는 단계(도 9B), 산화물층(214)을 형성하는 단계(도 9C)와, 상기 산화물층은 결함을 없애기 위해 제거된 후 다시 성장되며 (희생 산화라고 함), 그 다음에 폴리실리콘층(216)으로 트렌치를 채우는 단계(도 9D)를 포함하는 방법을 도시한다.
도 10A 내지 도 10F는 트렌치 MOSFET를 형성하는 일반적인 프로세스를 도시한다. 상기 프로세스는 N+기판(222) 상에서 성장된 N-에피택셜층(220)으로 시작된다. 도 9A 내지 도 9C의 프로세스를 이용하여, 예를 들면 폴리실리콘이 충전된 트렌치(224)가 N-에피택셜층(220)에 형성된다(도 10B). 상기 프로세스에서 표면 산화물이 어떻게 만들어지냐에 따라 상기 표면은 평평하거나 그렇지 않을 수 있다. 그 다음, P-바디(226)가 도입된다. P-바디(226)는 트렌치(224) 형성 전에 도입될 수도 있지만(도 10C), 두 프로세스 흐름 모두가 제조 가능하지만, 상기 에칭 프로세스가 P-바디에서 도핑 농도에 영향을 줄 수 있기 때문에 트렌치가 먼저 형성되는 것이 바람직하다. 그 다음 표면이 마스킹 되고, N+ 소스 영역(228)이 주입된다(도 10D). 선택적인 얇은 P+ 영역(230)이 P-바디와 나중에 피착될 금속층 사이에서 옴 접촉으로 주입된다. P+ 영역(230)은 산화물층(232)에 있는 구멍을 통해 삽입 될 수 있으며, 상기 산화물층은 상기 영역 전역에 걸쳐 피착된 다음 에칭되어 접점 마스크를 형성한다(도 10E). 접점 마스크는 P+영역(232)을 한정하는데 사용되거나 또는 사용되지 않을 수 있다. 마지막으로, 금속층(234)은 N+ 소스 영역(228)과 P+영역(230)을 접촉시키기 위해 표면 위에 피착된다(도 10F).
본 발명에 의하면, 트렌치를 둘러싸고 있는 반도체 재료로부터 게이트 전극을 분리하는 유전체층을 가지는 트렌치 게이트 반도체 디바이스가 형성되며, 상기 유전체층의 두께는 상기 트렌치의 기저의 한 영역에서 더 크다. 이 구조는 트렌치의 기저 근처에서 전기장의 세기를 감소시키고, 특히 트렌치의 기저가 트렌치의 측벽으로 전이하는 코너 또는 둥근 부분에서 정전용량을 감소시키는데 도움을 준다.
수 개의 프로세스가 이 구조를 만드는데 사용된다. 한 프로세스는 다음과 같은 단계를 포함한다. 트렌치가 반도체 재료 내에서 에칭된다. 그 다음 유전체의 방향성 있는 피착이 상기 유전체 물질이 트렌치의 기저와 같은 수평의 표면 위에 우선적으로 피착되도록 수행된다. 이것은 대전된 상기 유전체의 이온을 가속시키기 위해, 피착 챔버(chamber)(예를 들면, 화학증착이나 스퍼터링 챔버)에서 반도체 재료를 향해 전기장을 생성시킴으로써 행하여진다. 상기 트렌치는 게이트 전극을 형성하는 전도성 재료로 채워진다. 방향성 있는 피착에 이어서, 트렌치의 측벽에 피착된 모든 유전체는 제거될 수 있으며, 종래의 유전체층이 트렌치의 측벽에서 성장될 수 있다. 많은 프로세스에서, 유전체 재료는 실리콘 이산화물이고 전도성 재료는 폴리실리콘이다.
한 프로세스에서, 전도성 재료는 반도체 재료의 표면과 대략 동등한 평면(coplanar)의 레벨로 에칭백되며, 유전체층이 상기 유전체 재료의 상부 표면 위에 피착된다. 다른 변형예에서, 전도성 재료(예컨대 폴리실리콘)는, 바람직하게는 상기 전도성 재료가 상기 트렌지 내로 에칭백된 후에, 산화되어 산화물층을 형성한다. 상기 전도성 재료는 산화물 자체가 게이트전극을 절연시키기에 충분한 두께로 산화 될 수 있거나, 또는 유리와 같은 또 다른 전도성 재료가 상기 산화된 전도성 재료 위에 피착될 수있다.
또 다른 변형의 예에서, 게이트전극을 형성하는 전도성 재료는 두 단계로 피착된다.
또 다른 대안으로, 포토레지스트와 같은 마스킹 재료가 상기 유전체 재료의우선 피착 후에 부착된다. 상기 마스킹 재료는 트렌치 기저를 제외한 모든 위치에서 제거되며, 트렌치는 그 측벽에서 유전체 재료를 제거하기 위해 에칭되거나, 침지된다(dipping). 그 다음에 유전체층이 트렌치 측벽 위에 형성된다.
또 다른 대안으로, 유전체의 방향성 피착에 이어져서, 유전체를 형성하기 위해 산화 될 수 있는 폴리실리콘과 같은 물질이 피착되고, 상기 물질의 일부분만이 트렌치 기저의 유전체의 상부에 남을 때까지 에칭백 된다. 그 다음 상기 물질은 산화되어 트렌치의 기저에 보다 두꺼운 유전체층을 형성한다.
대안의 다른 그룹은 유전체 물질의 방향성 있는 피착을 피한다. 대신에 산화되어 유전체를 형성할 수 있는 폴리실리콘과 같은 물질이 피착되고 트렌치 기저에 그 일부분만이 남을 때까지 에칭백 된다.
본 발명에 따른 프로세스는 트렌치 사이의 메사의 상부 표면에 대한 접점과 트렌치를 자기 정렬시키기 위한 과정을 포함할 수도 있다. 실리콘 질화물과 같은 물질의 "경질" 층이 트렌치 마스크로 사용된다. 상기 경질 마스크는 차라리 바람직하게는 폴리실리콘 게이트를 산화시킴으로써 유전체층이 게이트 전극 위에 형성될 때까지 적절하게 유지된다. 그 다음 경질 마스크는 제거되어, 메사의 상부 표면 전부가 노출되고 거기에 금속층과 접점이 만들어지는 것을 허용한다.
본 발명의 프로세스는 게이트 전극과 반도체 메사 사이의 단락을 방지하기 위해 트렌치의 상부코너에 가까운 측벽의 스페이서를 사용하는 것을 포함할 수도 있다. 트렌치 마스크가 피착되고 상기 트렌치의 위치를 지정하는 구멍이 트렌치 마스크 내에 만들어진 후, 실리콘 질화물과 같은 "경질" 재료의 층과 선택적으로 중첩하는 산화물이 트렌치 마스크의 개구에 등방성으로 피착된다. 상기 "경질" 재료는 트렌치 마스크의 노출된 가장자리 위에 피착된다. 그 다음 에칭이 수행되고, 이어서 반도체 재료의 표면이 상기 개구의 중심영역에서 노출되지만, 피착된 유전체의 일부는 트렌치 마스크의 측면 가장자리에 남아서 측벽 스페이서를 형성한다. 그 다음 트렌치가 에칭된다. 상기 유전체 측벽 스페이서는 메사에서 나중에 형성된 게이트 전극과 반도체 재료 사이에 추가적인 절연을 제공한다.
또 다른 프로세스의 그룹은 "키홀(keyhole)"형태의 트렌치를 제공하고, 여기서 두꺼운 유전체층이 트렌치 측벽에서 위쪽으로 어느 정도의 거리로 연장한다. 트렌치가 에칭된 후에, 비교적 두꺼운 산화물 라이닝(lining)이 트렌치의 기저와 측벽에 성장하거나 피착된다. 트렌치는 폴리실리콘으로 채워지고, 그 다음 폴리실리콘은 다시 에칭되어 일부분만이 트렌치의 기저에 잔재하여 산화물 라이닝 위에 놓인다. 노출된 산화물 라이닝은 트렌치의 측벽으로부터 제거된다. 그 다음 폴리실리콘은 가열함으로써 부분적으로 산화되어 노출된 표면에 산화물층을 형성하고, 동일한 가열 프로세스 동안 산화물층이 트렌치의 측벽 위에 형성된다. 그 다음 트렌치는 그때 산화물 에칭되고, 그것은 트렌치의 측벽으로부터 산화물층의 일부뿐만 아니라 폴리실리콘으로부터 형성된 산화물층을 제거한다. 그 다음 트렌치는 키홀 형태의 게이트 전극을 산출하도록 폴리실리콘으로 다시 채워진다.
키홀 형태의 게이트 전극을 형성하기 위한 상기 프로세스의 한 변형예에서, 산화물 라이닝이 트렌치의 기저와 측벽에 형성된 후에, 포토레지스트와 같은 상당량의 마스킹 재료가 트렌치의 기저에서 산화물 라이닝 위에 피착된다. 그 다음 트렌치 측벽으로부터 산화물 라이닝을 제거하기 위해 산화물 에칭이 수행되고, 상기 마스킹 재료가 트렌치의 기저에서 제거된다. 비교적 얇은 게이트 산화물층이 트렌치의 측벽에서 성장되고, 트렌치는 게이트 전극을 생성하는 폴리실리콘과 같은 전도물질로 채워진다.
도 1은 전압 클램프로서 작용하는 깊은 P+ 다이오드를 가지는 종래 기술의 트렌치 파워 MOSFET의 단면도,
도 2는 평면 바디-드레인 접합을 가지는 종래 기술의 트렌치 파워 MOSFET의 단면도,
도 3은 평면 바디-드레인 접합을 가지는 MOSFET 셀 중에 분배되는 전압 클램프를 가지는 종래 기술의 트렌치 파워 MOSFET의 단면도,
도 4A는 두꺼운 게이트 산화물층을 가지는 MOSFET에서의 전기장 등고선을 도시한 단면도,
도 4B는 얇은 게이트 산화물층을 가지는 MOSFET에서의 전기장 등고선을 도시한 단면도,
도 4C는 애벌런치 항복의 시작에서 두꺼운 게이트 산화물층을 가지는 MOSFET에서의 이온화 등고선을 도시한 단면도,
도 4D는 애벌런치 항복의 시작에서 얇은 게이트 산화물층을 가지는 MOSFET에서의 이온화 등고선을 도시한 단면도,
도 4E는 전압 클램프로써 사용된 깊은 P+영역을 가지고 있는 디바이스에서의 이온화 등고선을 도시한 단면도,
도 4F는 각기 다른 도핑 농도를 가지는 에피택셜층에서 제조된 MOSFET에서의 게이트 산화물 두께의 함수로써 항복전압을 도시한 그래프,
도 4G는 역평행 다이오드 클램프를 가진 트렌치 파워 MOSFET의 개략적인 다이어그램,
도 5A는 사각형 트렌치 코너를 가진 트렌치 파워 MOSFET에서의 이온화 등고선을 도시한 단면도,
도 5B는 둥근 트렌치 코너를 가진 트렌치 파워 MOSFET에서의 이온화 등고선을 도시한 단면도,
도 6A는 평면 바디-드레인 접합을 가진 트렌치 파워 MOSFET에서의 전기장 등고선을 도시한 단면도,
도 6B는 평면 바디-드레인 접합을 가진 트렌치 파워 MOSFET에서의 등전위선을 도시한 단면도,
도 6C는 평면 바디-드레인 접합을 가진 트렌치 파워 MOSFET에서의 전기장 선을 도시한 단면도,
도 6D는 평면 바디-드레인 접합을 가진 트렌치 파워 MOSFET에서의 전류 흐름 선을 도시한 단면도,
도 6E는 전원이 켜졌을 때 트렌치 파워 MOSFET에서의 이온화 등고선을 도시한 단면도,
도 6F는 각기 다른 게이트 전압에서 파워 MOSFET에 대한 Ⅰ-Ⅴ곡선의 패밀리를 도시하고, 충돌 이온화에 의해 유지(sustaining)전압이 어떻게 감소되는지를 도시하는 그래프,
도 7A는 파워 MOSFET에 대해 게이트 대전된 회로의 개략적인 다이어그램,
도 7B는 파워 MOSFET에 대해 게이트 구동된(drive) 회로의 단계적인 함수의 적용을 도시한 그래프,
도 7C는 게이트 전압과 드레인 전압이 도 7B의 상태 하에서 어떻게 변하는지를 도시하는 그래프,
도 7D는 도 7B의 상태 하에서 드레인의 전류가 어떻게 변하는지를 도시하는 그래프,
도 7E는 게이트 전압이 전하의 함수로써 어떻게 변하는지를 도시하는 그래프,
도 7F는 파워 MOSFET가 켜졌을 때 유효한 입력 커패시턴스가 어떻게 변하는지를 도시하는 그래프,
도 7G는 트렌치 파워 MOSFET에서 게이트 캐피시턴스의 컴포넌트를 도시하는 단면도,
도 7H는 전극간의 커패시턴스를 도시하는 트렌치 MOSFET의 등가회로 다이어그램,
도 8A-8C는 둥근 코너를 가진 게이트 트렌치가 어떻게 형성되는지를 도시한 단면도,
도 9A-9D는 게이트 트렌치를 에칭하고 폴리실리콘으로 트렌치를 채우는 과정 을 도시한 단면도,
도 10A-10F는 일반적인 트렌치 파워 MOSFET를 제조하는 과정을 도시한 단면도,
도 11A는 트렌치 기저에서 두꺼운 산화물층을 가지는 트렌치 MOSFET의 단면도,
11B는 반도체 상부 표면에 만들어진 두꺼운 산화물층을 가지는 도 11A의 MOSFET을 도시하는 단면도,
11C는 트렌치의 벽에 정렬되는 산화물층에 두껍게 겹쳐진 산화물층을 가진 도 11A의 파워 MOSFET의 단면도,
도 12는 본 발명에 따라 많은 프로세스의 순서를 도시하는 개략적인 흐름도,
도 13A-13N은 트렌치의 기저에서 두꺼운 산화물층을 가지고, 산화물층의 방향성있는 피착을 사용하며, 반도체 물질의 상부와 동등한 정도로 폴리실리콘을 에칭시키는 트렌치 파워 MOSFET을 만드는 프로세스 순서를 나타내는 도면,
도 14A-14F는 폴리실리콘이 반도체 물질의 표면보다 낮은 정도로 에칭되고 그때, 산화된 교환적인 과정의 연속도,
도 15A-15E는 폴리실리콘이 두 스테이지에서 피착되는 대안의 프로세스 순서를 나타내는 도면,
도 16A-16E는 적은 양의 포토레지스트가 트렌치 기저에 두꺼운 산화물을 마스킹하기 위해 사용되는 대안의 프로세스를 나타내는 도면,
도 17A-17F는 폴리실리콘이 트렌치의 기저에 가까운 정도로 에칭된 다음, 산 화되는 프로세스를 나타내는 도면,
도 18A-18F는 폴리실리콘이 산화되는, 대안적인 프로세스를 나타내는 도면,
19A-19L은 트렌치 벽과 자기 정렬되는 게이트 전극에 대한 산화물층을 가지는 트렌치 파워 MOSFET를 만드는 프로세스의 도면,
20A-20F는 게이트 버스뿐만 아니라 파워 MOSFET의 활성 어레이 부분에 트렌치 게이트를 만드는 프로세스의 연속도,
21A-21E는 질화물 아래의 얇은 산화물층을 잘라내는 것으로부터 발생할 수 있는 문제를 나타낸 도면,
22A-22C는 상기 문제의 추가된 예를 도시한 도면,
23A-23G는 본 발명에 따른 파워 MOSFET의 제조에 있어서 발생할 수도 있는 다른 문제들을 도시한 도면,
24A-24F는 자기 정렬된 디바이스에서 상부 산화물층을 제거하는 동안 단단한 마스크를 잘라내는 것으로부터 발생할 수 있는 문제들을 도시한 도면,
25A-25H는 두꺼운 기저 산화물층과 질화물 면의 스페이서를 가진 파워 MOSFET를 제조하는 과정을 도시한 도면,
도 26A-26B는 두꺼운 기저 산화물 디바이스에서 게이트 산화물층을 형성하는 동안 발생할 수 있는 문제들을 도시한 도면,
도 27A-27D는 도 267A와 26B에서 도시된 문제를 피하는 방법을 도시한 도면,
도 28-33은 본 발명에 따라서 만들어질 수 있는 다양한 형태의 트렌치 파워 MOSFET를 도시한 도면,
도 34는 일반적인 접점 마스크를 사용하고 두꺼운 기저 산화물층을 만드는 트렌치 파워 MOSFET를 만드는 프로세스 순서의 도,
도 35A-35L은 도 34의 프로세스를 도시한 단면도,
도 36-39는 "키홀"형태의 게이트 전극을 가지는 트렌치 파워 MOSFET를 도시한 단면도,
도 40A-40L은 "키홀"형태의 게이트 전극을 가지는 MOSFET를 만드는 프로세스의 순서를 나타낸 도면,
도 41A-41F는 "키홀"형태의 게이트 전극을 가지는 MOSFET를 만드는 대안적인 프로세스의 순서를 나타낸 도면, 및
도 42A-42C는 도 36-39는 종래의 파워 MOSFET에서의 세기, 두꺼운 기저 게이트 산화물을 갖는 파워 MOSFET 및 키홀 형태의 게이트 전극을 갖는 파워 MOSFET를 각각 도시한다.
MOSFET의 게이트와 드레인 사이의 상호작용과 관련된 문제는 그것들 사이의 결합 캐피시턴스를 감소시킴으로써 부분적으로 해결될 수있다. 본 발명에 따라서, 이것은 트렌치 기저에서의 게이트 산화물층을 두껍게함으로써 수행된다. 도11-27은 트렌치 기저 위에 두꺼운 게이트 산화물을 형성하기 위한 여러 가지 구조와 시이퀀스를 도시한다.
도 11A는 기판(240) 위에 성장한 에피택셜(epi)층(242)을 도시한다. 트렌치 (250)가 epi층(242)에 형성된다. 게이트 산화물층(244)은 트렌치(250)의 벽들을 정렬시키고, 게이트 산화물층(244)의 두꺼운 부분(246)은 트렌치(250)의 기저에 위치한다. 트렌치(250)는 폴리실리콘(248)으로 채워진다. 폴리실리콘(248) 상부에는 산화물층이 없다는 것에 주목하라. 도 11A의 배열은 중간 단계의 구조일 수 있다. 산화물층은 상기 과정의 보다 나중 단계에서 폴리실리콘(248)의 상부에 형성될 수 있다. 폴리실리콘(248)은 일반적으로 짙은 도핑 농도로 도핑된다. 그것은 대체로 평면의 상부 표면으로 형성되기도 하는데, 즉 다양한 방법에 의한 실리콘 epi 표면으로 형성된다. 표면을 평평하게 만드는 한가지 방법은 보다 두꺼운 두께로 폴리실리콘층을 피착하고, 그 다음 그것을 에칭백 하는 것이다. 평평한 표면을 형성하기 위한 또 다른 방법은 트렌치를 채우기에 필요한 양보다 더 두꺼운 두께로 폴리실리콘을 피착시키는 것이고, 그 다음 화학물질이 기계적으로 표면을 평평하게 연마시킨다. 제조과정에서 나중에 형성될 수 있는 높이를 줄이기 위해 평평한 표면이 바람직하다.
도 11B는 폴리실리콘층(248) 상부에 산화물층(252)을 가진 구조를 도시한다. 산화물층(252)의 측면 가장자리는 트렌치(250) 벽에 대응되지 않기 때문에, 산화물층(252)은 마스킹 및 에칭단계로 가장 잘 형성될 수 있다. 산화물층(252)은 피착되거나(화학증기증착으로)으로 열적으로 또는 이들 단계의 일부 조합에 의해 성장할 수 있다. 도 11C는, 그 전부가 참고자료로서 본문서 중에 첨부되어 있는 출원번호 No. 09/296,959에서 말한 대로 성장한 상부 산화물층(254)을 도시한다, 산화물층(254)의 측면은 일반적으로 트렌치(250)의 벽과 정렬되고, 산화물층(254)은 트렌치(250) 아래로 확장해간다. 따라서, 폴리실리콘층이 트렌치(250)에 매립된다. 도 11B와 도 11C의 실시예는 둘 다 트렌치의 기저에 두꺼운 게이트 산화물 영역(246)을 가진다.
도 12는 본 발명에 따라서 게이트 트렌치를 제조하는 데에 사용될 수 있는 여러 가지 프로세스의 개략적인 흐름도이다 상기 프로세스의 흐름의 상세한 내용은 도 13-20에 나타난다. 도 12는 포토레지스트 마스크나 하드마스크 시이퀀스를 사용하여 트렌치가 형성된 후, 선택적인 에칭, 딥백이나 선택적인 산화에 의해 평면화된 방향성 있는 산화물 피착이 이어지는 것을 블록 다이어그램(block diagram)의 형태로 도시한다. 선택적인 산화는 방향성 있는 피착이 없이도 사용될 수 있다. 끝으로, 트렌치는 1단계 혹은 2단계의 과정을 사용하여 폴리실리콘으로 채워진다.
보다 구체적으로 말하자면, 도 12의 왼쪽 면에서 출발하여, 트렌치를 형성하기 위해 2가지 선택 사항이 있다. 도 13-18에서 도시된 하나의 옵션에서, 트렌치는 나중에 제거되는 마스크를 사용하여 형성되고, 따라서 상기 마스크는 다른 프로세스의 단계에 대한 기준으로서 가용하지 않다. 다른 옵션은, 위에서 참조한 출원번호 No. 09/296,959에서 설명한 것처럼, 트렌치를 형성하기 위해 "하드" 마스크를 사용하는 것이며, 이것은 프로세스에서 나중에 기준으로서 사용된다. 이 옵션은 일반적으로 도 19와 20에 설명되어 있다. 트렌치가 형성된 후에, 정상적으로 희생 산화물층이 트렌치의 벽에서 성장하고 그 다음 제거된다. 그 다음 산화물 라이닝이 트렌치의 벽에 형성 될 수 있다. 이 단계는 실리콘의 상부표면에 하드마스크를 갖거나 또는 갖지 않고 그 벽 위에 균일한 산화물층을 가지는 트렌치를 생성한다.
그 다음 소위 방향성 있는 유전체 피착이라는 것을 계속하는데, 그것은 트렌치의 측벽보다는 트렌치의 기저에 더 많은 산화물을 피착시키는 것을 수반한다. 그렇게되면 세 가지 선택이 있다. 도 16에 도시되듯이, 트렌치의 기저에 두꺼운 산화물이 잔재하도록 허용하고 트렌치의 측벽에서 산화물을 제거하는 선택적인 에칭백이 수행될 수 있다. 도 13-15에서 도시되듯이, 트렌치의 측벽에서 산화물층을 제거하기 위해 "딥백"을 수행할 수 있다. 끝으로 도 17A와 18에서 도시되었듯이 선택적인 산화를 수행할 수 있고, 거기에서 폴리실리콘층은 트렌치의 기저에 형성되고 그 다음 산화가 되어 트렌치 기저에 산화가 되어 추가적인 산화물울 형성한다. 폴리실리콘층의 선택적인 산화는 상기 방향성 있는 유전체 피착을 대신해서 또는 그에 추가해서 수행될 수 있다.
상기 과정의 이 단계에서, 트렌치는 기저의 두꺼운 산화물층으로 제조되었다. 반도체 상부 표면에는 "하드"마스크가 있을 수도 없을 수도 있다. 다음으로, 얇은 산화물층이 트렌치의 벽에서 성장하고 트렌치는 폴리실리콘으로 채워진다. 폴리실리콘은 단일층으로 피착되거나, 피착 사이에 에칭백을 가진 두 층으로 피착될 수 있다. 두 단계의 프로세스로 폴리실리콘을 피착시키는 것은 트렌치 사이의 "메사" 로 불순물(dopant)을 주입하는 것에 유리할 수도 있고, 다이오드, 저항, 다른 폴리실리콘 디바이스를 생성하기 위해 웨이퍼의 표면 위에 보다 적게 도핑된 폴리실리콘층을 가용하게 만드는데 유익할 것이다.
마지막으로 유리층이 피착되고, 접점 개구들이 유리층에 형성된다.
도 13A-13N은 산화물 "딥백"방법을 사용하는 과정을 도시한다. 상기 과정은 기판(260) 위에 형성된 epi층(262)으로 시작한다. 마스크층(264)이 트렌치가 형성되는 개구를 가지고 epi층(262)의 상부표면에서 형성된다. 마스크층(264)은 포토레지스트이거나 기타 다른 재료이고, 산화물층(266)의 상부에 형성될 수도 있다. 도 13A에서 도시되었듯이 그 다음에 트렌치(268)가 일반적인 프로세스를 사용해서 형성된다.
도 13B에서 희생 산화물층(270)이 트렌치의 표면에 형성된다. 도 13C에서 도시되었듯이 그 다음 희생산화물(270)이 제거된다. 희생산화물층(270)은 100Å에서 1000Å의 두께가 될 수 있고, 일반적으로 300Å의 두께의 범위에 있다. 그것을 산환환경에서 10분에서 5시간 동안 800℃-1100℃에서 상기 구조를 가열함으로써 생성될 수있다. 상기 환경은 산소이거나, 산소와 수소일 수 있다. 상기 환경이 산소와 수소 화합물이라면, 이 반응은 수증기를 만들고, 이것은 산화물의 밀도(consistency)와 성장률에 영향을 줄 것이기 때문에 "습기 있는" 산화로 생각된다.
선택적으로, 그 다음에 산화물 라이닝(272)이 트렌치(268)의 벽에 형성된다. 라이닝(272)은 100Å-600Å 정도의 두께를 가질 수 있다. 라이닝(272)은 피착된 산화물이 실리콘에 직접적으로 접촉하는 것을 방지하고, 그것은 특히 실리콘과 피착된 산화물 사이의 경계면에서의 대전된 상태에 대한 포텐셜을 가질 것이다. 트렌치의 벽에 깨끗한 산화물층을 첨가하는 것은 감소된 대전상태를 제공하는 것이다.
도 13E에 도시되듯, 전기장이 epi층(262)의 표면 위에 적용되고, 유전체의 전기장에 의해 이온이 형성되고, 트렌치(268)의 아래 방향으로 향하게 된다. 바람직하게는, 플라즈마-강화(plasma-enhanced)된 화학증기증착 챔버가 이 프로세스를 위해 사용된다. 전기장은 유전체 이온을 하방으로 가속시켜서, 그것들은 트렌치 (268)의 기저를 포함하는 수평 표면에 우선적으로 피착된다. 산화물의 화학증기증착은 산소와 실란(silane), 이염화실란(dichlorosilane), 또는 실리콘 사염화물의 기체 화학 반응을 포함한다. 산소의 소스는 일반적으로 아산화 질소(nitreous oxide)이고, 실란은 보통 실리콘 소스이다. 플라즈마-강화 화학증기증착 기계는 Novellus Systems과 Applied Materials와 같은 회사에서 나온 것이 쓸만하다.
방향성 있는 피착을 얻을 수 있는 또 다른 방법은 산화막을 입힌 타겟에서 산화막을 웨이퍼쪽으로 스퍼터링하는 것이다. 스퍼터링은 모멘텀 전달 프로세스이기 때문에, 피착은 일직선상에서 발생한다.
이 프로세스의 결과는 도 13F에 도시되었고, 거기에서 산화물층(270)은 트렌치(268)의 안과 밖에서 형성되었다. 산화물층(270)은 트렌치(268)의 측벽에서보다 트렌치(268)의 기저에서 더 두껍다는 것에 유의해야 한다. epi층(262)의 평평한 표면에서 더욱 두껍다. 화학증착 이외의 예를 들면 스퍼터링 같은 다른 프로세스도 산화물층(270)을 만드는데 사용될 수 있다.
층(270)은 인이 도핑된 유리나 인화 붕소 실리콘 유리와 같은 산화물 이외의 재료로 형성되는 것도 가능하다. 그것은 또한 중합체나 폴리이미드(polyimide) 처럼 낮은 유전 상수(K)를 가지는 다른 재료들로 구성될 수도 있다. 유전상수를 감소시키기 위해 산화물층(270)에 공기방울이 결합될 수도 있다.
도 13G에서 산화물층(270)은 트렌치(268)의 측벽의 부분을 제거하기 위해 에칭백되거나 딥백될 수 있다. 산화물층(270)의 기저부분(274)은 트렌치(268)의 기저에 잔재한다. 도 13H에 도시되듯이, 그 다음에 상기구조는 트렌치(268)의 측벽에 얇은 산화물 층(276)을 형성하도록 가열된다. 그 다음 폴리실리콘층(278)은 트렌치 (268)를 채우기 위해 피착되어, 상기 구조의 상부 표면에 넘친다. 이것이 도 13I에 도시된다.
도 13J에 도시되듯이, 그 다음에 폴리실리콘층(278)은 epi층(262)의 표면과 대략 동일 평면(coplanar)이 될 때까지 에칭백 된다. 다음으로, 트렌치의 측벽에서의 산화물층(276)이 너무 많이 에칭되지 않도록 주의하면서 epi층(262)의 표면 상의 산화물층(270)의 일부가 제거된다. 이 단계의 결과가 도 13K에 도시된다. 산화물층(276)의 제거를 피하는 것은 산화물층(276)의 위로 약간 돌출된 폴리실리콘층(278)을 가짐으로써 최상으로 수행될 수 있다. 도 13L에서, 폴리실리콘층(278)의 상부 표면을 포함하는 상기 구조의 전체 상부 표면은 산화되어 산화물층(280)을 형성한다.
도 13M에서 도시되듯이, 유리층(282)이 산화물층(280)의 표면 위에 놓여지며, 그 다음 유리층(282)과 산화물층(280)은 패터닝되고 에칭되어 epi층(262)에 접점 개구를 형성하며, 도 13N에 도시된 구조가 된다.
도 14A-14F는 도 13I에 도시된 구조로 시작하는 대안적인 프로세스의 흐름을 도시한다. 도 14A는 도 13I에 대응한다. 도 14B에 도시된 것처럼, 폴리실리콘층 (278)은 에칭백 되고, 그 다음 도 14C에 도시된 것처럼 폴리실리콘층(278)의 잔여부분의 상부표면이 산화물층(290)을 형성하기 위해 산화된다. 그 다음 유리층(292)이, 도 14D에 도시된 것처럼, 상기 구조의 전체 표면에 피착된다. 마스크층(294)은 유리층(292)의 상부표면에 형성되고, 층(270)과 층(292)은 도 14F에 도시된 것처럼 접점 개구를 형성하기 위해 에칭된다. 그 다음 마스크층(294)이 제거된다.
도15A-15F는 도 13I에서 도시된 구조를 가지고 다시 시작하는 또 다른 대안적인 프로세스를 도시한다. 도 15A는 도 13I에 대응된다. 폴리실리콘층(278)은 도 15B에 도시된 것처럼, 트렌치 내부의 레벨로 에칭백된다. 다음으로, 두 번째 폴리실리콘층(300)이 도 15C에서 도시된 것처럼, 전체 구조 위에 피착된다. 그 다음 폴리실리콘층(300)이 에칭백 되지만, 트렌치의 상부 코너에서 산화물층(276)의 일부가 노출되지 않도록 확실하게 하기 위해 주의가 요구된다. 그 결과물인 구조가 도 15D에서 도시된다. 다음으로, 산화물층(270)이 도 15E에서 도시되었듯이 제거가 되고, 산화물층(302)이 상기구조의 전체 표면에 겹쳐서 형성된다. 그 다음 유리층(304)은 산화물층(302) 위에 피착되어, 도 15F에 도시된 구조를 만든다.
도 16A-16E는 도 13F에서 도시된 구조로 시작하는 대안적인 프로세스를 도시한다. 도 16A는 도 13F에 대응된다. 그 다음 포토레지스트층이 상기 구조 위에 형성되고, 현상되며, 포토레지스트층이 상기 구조의 상부에서 충분히 씻겨갈 정도로, 그러나 그것을 트렌치(268)의 기저에 남길 정도로 충분한 방법으로 세척된다. 이것은 트렌치(268)의 기저에서 포토레지스트를 제거하기 어렵다는 사실을 이용한다. 트렌치(268)의 기저에서 포토레지스트 층(310)의 잔여부분을 가지는 결과적인 구조가 도 16B에 도시되었다. 그 다음, 산화물 에칭은 트렌치(268)의 측벽에서 산화물층의 부분(270)을 제거하면서 수행된다. 그 다음, 포토레지스트(310)를 제거하기 위한 꼼꼼한 헹구기가 수행되어, 도 16C에서 도시된 구조를 제공한다. 그 다음, 상기 구조가 산화되어 트렌치의 측벽에 얇은 산화물층(312)을 형성하고, 트렌치는 도 16D와 16E에 도시된 것과 같은 폴리실리콘층(314)으로 채워진다. 두 단계의 폴리실리콘 피착은 도 15A-15C에 도시된 것처럼 수행될 수 있다.
도 17A-17F는 도 13F에 도시된 구조로 시작하는 또 다른 대안적인 프로세스의 시퀀스를 도시한다. 도 17A는 도 13F에 대응된다. 도 17B에 도시되었듯이, 희생 폴리실리콘층(320)이 피착된다. 폴리실리콘층(320)은 트렌치(268)의 기저에 오직 작은 부분(322)만이 남을 때까지 에칭백된다. 그 다음, 폴리실리콘층(320)의 부분(322)은 산화된다. 낮은 온도에서 폴리실리콘은 단일 결정 실리콘보다 더 빠르게 산화되기 때문에 낮은 온도의 산화과정이 사용된다(예를 들면 700-950℃). 결과적으로 산화물은 트렌치(268)의 측벽에서보다 부분(322)에서 더욱 빠르게 형성된다. 그 결과로서의 구조가 트렌치(268)의 기저에서 산화물층(324)을 가지는 것으로 도시된다. 산화물층(270)의 일부가 도 17E에서 도시된 것처럼 트렌치 268의 측벽으로부터 제거되고, 얇은 게이트 산화물층(326)이 도 17F에 도시된 것처럼 트렌치 (268)의 측벽에 형성된다.
도 18A-18F는 도 13B에 도시된 것과 같은 구조를 가지고 시작하는 또 다른 대안적인 프로세스의 시퀀스를 도시한다. 도 18A는 도 13D에 대응되고, 여기서 산화물 라이닝(272)이 형성된다. 도 13E에 도시된 것과 같은 방향성 있는 유전체의 피착을 사용하는 대신에 도 18B에 도시된 것처럼 희생 폴리실리콘층(330)이 피착된다. 폴리실리콘층(330)은 도 18C에 도시된 것처럼 적은 부분(332)만이 트렌치 (268)의 기저에 잔재할 때까지 에칭백 된다. 그 다음 상기 구조는 위에서 상술했듯이 낮은 온도 산화가 되며, 도 18D에서 도시되었듯이 폴리실리콘 부분(332)을 산화물층 (334)으로 변환시킨다. 그 다음 산화물 라이닝(272)은 도 18E에 도시된 것처럼 상기 구조의 측벽과 상부표면으로부터 제거되며, 게이트 산화물층(336)이 트렌치(268)의 측벽에서 성장한다. 그 결과로서의 구조가 도 18F에 도시된다.
도 19A-19I는 위에서 참조된 출원번호 No.09/296,959에서 묘사된 초자기 정렬(super self-aligned) 프로세스의 요소를 포함하는 프로세스를 도시한다. 상기 구조는 기판(340)위에서 성장되는 epi층(342)에서 형성된다. 얇은 산화물층(346)은 epi층(342)의 표면에서 형성되고, 이것은 질화실리콘 같은 하드 마스킹 물질층(344)에 의해 덮여진다. 도 19A에 도시된 것처럼, 개구가 질화물층(344)과 산화물층(346)에서 에칭된다.
도 19B에 도시된 것처럼, 트렌치(348)는 종래의 프로세스를 사용하여 epi층(342)에서 에칭된다. 희생 산화물층(도시되지 않음)은 트렌치(348)의 벽에 형성된 후, 제거된다. 도 19C에 도시된 것처럼, 그 다음에는 산화물 라이닝(350)이 트렌치(348)의 벽에 형성된다. 도 19D에 도시된 것처럼, 도 13E와 연결하여 위에서 묘사된 종류의 방향성 피착이 수행되어 산화물층(352)을 형성한다. 산화물 층(352)은 트렌치(348)의 기저에서 두꺼운 부분(284)을 포함한다. 도 19E와 19F에 도시된 것처럼, 산화물층(352)과 산화물 라이닝(350)의 부분이 트렌치(348)의 측벽에서 제거된다. 이것은 예를 들면 HF산(170)에 상기 구조를 담그는 것(dipping)에 의해 행하여진다. 그 다음 게이트 산화물층(356)이 형성되고, 트렌치는 폴리실리콘층(358)으로 채워진다. 이 단계들은 도 19G와 19H에 도시된다.
도 19I에 도시된 것처럼, 그 다음 폴리실리콘층(358)이 얇은 산화물층(346)의 표면 위의 레벨로 에칭백 된다. 도 19J에서 두꺼운 산화물층(352)이 질화물층(344)의 위로부터 제거되어 폴리실리콘층(358)과 함께 트렌치(348)의 가장자리의 얇은 산화물층(356)을 보호한다. 도 19K에서 도시된 것처럼, 상기 구조는 어닐링되어 폴리실리콘층(358)의 일부가 산화되어, 트렌치의 상부 영역에 두꺼운 산화물층(360)을 형성한다. 끝으로 도 19L에 도시된 것처럼 질화물층(344)이 제거된다.
도 20A-20F는 두 개의 트렌치를 가진 두 단계의 폴리실리콘 프로세스를 도시하는데, 하나는 활성 어레이에 있고, 다른 하나는 게이트 버스의 일부분이다. 상기 과정은 폴리실리콘층(388)이 가지고 트렌치(374A, 374B)를 채우는 상태에서 도 19H에 도시된 지점에서 출발한다. 두꺼운 산화물층(384)은 트렌치(374A와 374B)의 기저에서 형성된다. 실리콘 질화물층(374)은 epi층(372)의 표면에 겹쳐진다. 질화물층(374)은 산화물층(382)에 의해 덮여진다.
폴리실리콘층(388)은 도20B에서 도시된 것처럼 에칭백 되고, 산화물층(382)은 제거된다. 두 번째 폴리실리콘층(390)은 폴리실리콘층(388) 위에 피착되고, 예를 들면 질화물이나 폴리이미드로 형성된 "경질"층(392)은 두 번째 폴리실리콘층 (390)의 상부에 피착된다. 그 결과적인 구조는 도 20C에 도시된다.
도 20D에 도시된 것처럼, 폴리실리콘층(390)과 경질층(392)은 활성 어레이 영역(트렌치(374A))으로부터 에칭되어, 게이트 버스의 영역(트렌치374B)에 이 층들을 남긴다. 그 다음 상기 구조는 트렌치(374A)의 폴리실리콘층(388)을 산화시키기 위해 가열되어, 상기 트렌치의 상부 영역에 두꺼운 산화물층(394)을 만든다. 동시에, 산화물층(396)은 두 번째 폴리실리콘층(390)의 노출된 가장자리 위에 형성된다. 이 구조는 도 20E에 도시된다.
최종적으로는 경질층(374및 392)의 노출된 부분이 제거되어 도 20F에 도시된 배열을 낳는다.
도 21A-21E와 22A-22C는 피해야하는 두 가지 문제점을 도시한다. 도 21A는 트렌치의 벽을 따라서 있는 희생 산화물층(400)과 epi층의 상부 표면 위에 얇은 산화물층(404)과 질화물층(402)을 도시한다. 도 21B에서 도시하듯, 희생 산화물층 (400)을 제거하는 과정에서 얇은 산화물층(404)의 일부가 질화물층(402)의 아래에서 제거된다. 이 문제에 대한 해결책은 오버에칭(overetch) 시간을 최소화하거나 15-90Å 정도의 가능한 얇은 산화물층(404)을 사용하는 것이다.
트렌치의 기저에서의 두꺼운 산화물층(408)의 형성에 이어서 게이트 산화물층(406)이 형성될 때, 게이트 산화물층(406)은 도 21C에서 도시된 것처럼 트렌치의 상부 코너를 충분히 덮지 못할 수 있다. 도 21D와 21E는 폴리실리콘층(412)이 피착되고 트렌치의 상부 코너의 질화물층(414)을 사용하여 디바이스의 활성 어레이 영역으로부터 에칭백 된 후의 배치를 보여주며, 폴리실리콘층(412)을 epi층(412)으로부터 분리하는 얇은 산화물층을 도시한다.
도 22A-22C는 또 다른 잠재적인 문제 영역을 도시한다. 도 22A는 두꺼운 산화물층(352)이 방향성을 갖게 피착되어 상기 트렌치의 기저에 두꺼운 부분(354)을 형성하는 도 19D에서 도시된 동일한 단계에서의 디바이스를 도시한다. 도 22B에 도시된 것처럼, 트렌치의 측벽으로부터 산화물을 제거하는 과정에서, 얇은 산화물층(346)의 일부는 질화물층(344) 아래로부터 제거된다. 그 다음, 게이트 산화물층(356)이 성장할 때, 트렌치의 상부 코너의 산화물층의 부분은 너무 얇으며, 이는 상기 산화물층에 결함을 초래할 수 있어 게이트와 epi층 사이를 단락시키는 원인이 될 수 있다. 이 문제는 도 22C에서 도시된다. 다시 상기 해결책은 모든 산화물의 오버에칭를 최소화하거나 또는 대안적으로 등방적으로 화학적 에칭을 하는 플라즈마 에칭을 사용하는 것이다.
도 23A는 도 21E에서 도시되듯이, 폴리실리콘이 상기 질화물층 아래에 형성된 정공을 채울 때 나타날 수 있는 문제를 도시한다. 폴리실리콘층(420)의 일부(420A)는 트렌치의 바깥으로 확장하고, 나중에 피착된 금속층에 대해 단락을 형성하고, epi층과 접촉한다. 산화되는 동안, 산화물층(422)은 질화물이 오버행(overhang)의 아래에 충전된 실리콘을 소모해 버리지는 않는다. 질화물의 제거는 게이트를 노출시켜 소스 금속에 단락하게 된다. 도 23B는 부분(420B)이 산화물에 의해 주된 폴리실리콘층(420)과 분리되는 변형예를 도시한다. 도 23C는 폴리실리콘층(420)이 위로 돌출한 스파이크(420C)를 형성하여, 게이트 폴리실리콘층(420)과 나중에 피착된 금속층 사이에 단락의 가능성을 만드는 경우를 도시한다. 다시, 질화물 아래에 충전된 폴리실리콘은 산화 후에 가능한 게이트-소스 단락을 남겨둔다.
도 23D는 단락된 디바이스의 게이트 Ⅰ- Ⅴ의 특성을 도시한다. 낮은 저항은 "하드" 단락이라고 한다. 도 23E는 "소프트" 또는 다이오드 유형의 단락의 특징을 도시한다. 폴리실리콘 게이트의 상부에 대한 금속의 직접적인 접촉에 의해 발생하는 하드 단락과는 달리 다이오드 유형의 단락은 도 23F에 도시된 것처럼 게이트 버스영역 안에서 발생할 수 있다. 이러한 실패한 형태에서 N+ 영역 또는 플룸(plume)은 폴리실리콘이 실리콘 메사에 접촉하는 모든 곳에서 P바디로 도핑되어, 도 23G에 대략적으로 도시된 것처럼 기생 다이오드와 MOSFET을 만든다.
도 24A-24F는 오버에칭된 제 1 폴리실리콘층 또는 잘못 성형되고 뒤틀린 트렌치로서 다이오드 단락을 일으키는 프로세스의 메커니즘을 도시한다. 도 24A에서 활성셀과 게이트 버스 영역은 N+도핑된 폴리실리콘의 첫 번째 층으로 채워지고, 그다음 에칭백 되어 도 24B에서 도시된 것처럼 상기구조를 만든다. 상기 폴리실리콘의 에칭백이 균일하지 않다면, 트렌치 산화물의 한 면은 도 24C에 도시된 것처럼 노출될 수 있고, 그것은 그 다음 상부의 산화물을 제거하는 디핑 동안 침투되고 에칭된다. 도 24D에서, 제 2 폴리실리콘층은 마스크에 의해 피착되고 패터닝되어서 왼쪽에 활성셀을 오른쪽에 게이트 버스를 남긴다. 도 24E에 도시된 상부 산화 후에 왼쪽의 활성셀은 산화되고 스스로 치유하지만, 게이트 버스 영역에서 실리콘에 접촉하는 폴리실리콘은 N+ 플룸을 도핑하여 도 24F의 다이오드 유형의 게이트 단락을 야기한다. 폴리실리콘의 균일한 에칭백과 균일하게 형태를 갖춘 트렌치는 이 문제를 피한다.
도 25A-25H는 질화물 측벽 스페이서의 사용에 의해 이러한 문제들을 피하는 프로세스를 설명한다. 상기 프로세스는 기판(500)에 성장된 epi층(502)에서 시작한다. 얇은 산화물층(504)이 epi층(502)의 상부 면에 성장되고, 질화물층(506)(또는 다른 "경질의" 층)의 제 2 산화물층(508)이 산화물층(504) 위에 연속해서 형성된다. 결과적으로 층(504, 506, 및 508)은 이 분야에서 잘 알려진 산화물-질화물-산화물(ONO) 샌드위치를 형성한다. 그 결과로서의 구조가 도 25A에 도시되었다.
도 25B에서 도시된 것처럼, 한 개구가 ONO 샌드위치에 에칭된다. 그 다음 질화물층(510)은 상기 구조의 상부에 피착되어 도 25C에 도시된 배열을 낳는다. 질화물층(510)은 이방성으로 에칭된다. 질화물층(510)의 수직면의 두께가 ONO 샌드위치의 가장자리의 근처에서 훨씬 두껍기 때문에 이방성의 에칭은 산화물층 (504)와 질화물층(506)의 노출된 가장자리에 측벽 스페이서(512)를 남긴다. 산화물층(508)의 제거에 따른 이 구조는 도 25D에 도시된다.
도 25E에 도시된 것처럼, 그 다음에 트렌치(514)가 에칭되고, 전형적인 희생 게이트 산화물층(도시되지 않음)이 형성되고 제거된다. 도 25F는 트렌치(514)의 기저에 두꺼운 산화물 부분(518)을 남기는 산화물층(516)의 방향성 피착 후의 구조를 도시한다. 이것은 게이트 산화물층(520)의 형성 후에 수행된다. 그 다음 상기 트렌치는 폴리실리콘층(522)으로 채워지고, 아래에 놓인 산화물층(520)에 침투하지 않도록 주의하면서 에칭백 된다. 폴리실리콘과 실리콘이 가깝게 접촉하는 상부영역은 상기 과정의 훨씬 나중에 산화될 것이다. 또한 어느 정도의 산화물이 "새의 부리(bird's beak)"와 같이 질화물 측벽의 캡 아래에서 성장할 것이다. 이 구조는 도 25G에 도시된다. 그 다음 산화물층(516)이 제거되어, 도 25H에 도시된 실시예를 낳는다.
도 26A와 26B에 도시되듯이, 트렌치의 측벽에서의 게이트 산화물의 성장은 도 26B에서 킹크(kink)(530)로 도시된 것처럼, 트렌치의 측벽에서 "킹크"를 만들 수 있다. 상기 문제는 도 26A에 도시된 것처럼, 산화물이 트렌치의 노출된 측벽 (532)에서 균일하게 성장한다는 것이다. 그러나, 두꺼운 산화물(534)이 트렌치의 기저에서 시작하는 곳에서는 상기 구조의 기하적인 구조에 기인하여, 상기 산화가 직선적인 형태로 진행되지 않는다. 이것은 킹크(530)에서 산화물층의 두께를 감소시킨다.
이 문제에 대한 해결책은 도 27A-27D에 도시된다. 도 27A는 위에서 묘사된 것처럼 산화물 라이닝(540)의 열적 성장과 산화물층(54)의 방향성 있는 피착 후의 구조를 도시한다. 라이닝(540)과 층(542)은 도 27B에서 도시된 트렌치의 측벽으로부터 제거된다. 그 다음 상기 구조는 170 HF산에 침지된다. 피착된 산화물은 열적으로 성장한 산화물보다 더 빨리 에칭되기 때문에 상기 구조는 침지 후에 도 27C에서 처럼 보이며, 라이닝((540)의 상부면은 산화물층(542)의 상부면 위로 약간 위에 있는 상태이다. 게이트 산화물층이 트렌치의 측벽에 열적으로 성장할 때, 결과로서의 산화물은 비교적 균일한 두께이다. 트렌치의 벽에는 "킹크"가 없다. 도 27D는 게이트 산화물층(544)이 트렌치의 측벽에 성장한 후의 배열을 도시한다. 점으로 된 선은 산화 이전의 실리콘의 원래의 위치를 나타낸다.
도 28-33은 본 발명의 원리를 사용하여 제조할 수 있는 다양한 디바이스를 도시한다.
도 28은 epi층과 기판사이의 접촉면에서 평평한 바닥의 P-바디 영역과 N 매립층을 가진 파워 MOSFET를 도시한다. 도 28은, 접점 마스크와 평평하지 않은 상부 산화물층이 유용할 수 있음에도 불구하고, 트렌치 사이의 메사 전역으로 확장하는 접점과 두꺼운 트렌치 기저의 산화물을 결합시키는 디바이스를 도시한다. 도 29는, Bulucea 등에 의해 미국 특허번호 No.5,072,266에 기재된 것 같이 각 MOSFET 셀이 깊은 P+영역을 포함하고 있는 것을 제외하고 도 28에서 도시된 것과 유사한 MOSFET를 도시한다. 도 30의 실시예는, MOSFET 셀을 전압 클램프 하는데 사용되는 깊은 P+영역을 포함하고 있는 다이오드셀 뿐만 아니라 MOSFET에서 평평한 바닥의 P-바디 영역을 가진다. 이런 종류의 배열은 본 명세서에 참고로서 첨부한 출원번호 No.08/846,688에 나와있다.
도 31에 도시된 디바이스에서, 각각의 MOSFET셀에서 P-바디 영역과 그 위의 금속층 사이의 접촉이 없다. 대신, 상기 바디는 본 명세서에서 참고로 첨부된 Williams 등에 의한 미국 특허 No.5,877,538에 기재된 것처럼, 3차원으로 접촉한다. MOSFET 셀 중의 하나는 트렌치 기저에서 전기장의 세기를 제한하기 위해 깊은 P+영역을 가지고 있다는 것을 명심하라. 다시 말하지만, 자기 정렬 접촉을 사용하는 평면화된 상부 산화물층은 바람직하지만 필수적인 것은 아니다.
도 32의 실시예에서, 트렌치는 N-매립층으로 확장하여 두꺼운 산화물 영역만이 짙게 도핑된 매립층을 오버래핑한다.
도 33의 실시예는 본 명세서에서 참고로 첨부된 Williams 등에 의한 미국 특허 번호 5,856,692에 기재된 것과 같은 누적모드 MOSFET(ACCUFET)이다.
도 34는 종래의 접촉 마스크를 사용하고 두꺼운 트렌치 기저의 산화물을 결합시킨 트렌치 MOSFET에 대한 프로세스의 흐름을 도시한 개념도이다. 상기 프로세스의 단계는 일반적으로 드레인과 깊은 바디 영역의 형성, 트렌치의 에칭과 게이트의 형성, 바디와 소스 영역의 매립, 및 접점의 개구와 금속층의 피착을 포함한다. 도 34에서 짧게 깎인 코너를 가진 박스는 옵션의 단계를 나타낸다. 그러므로, 매립 또는 매립 및 확산에 의한 보다 깊은 바디 영역의 도입은 이 프로세스와 일치한다 .
이 프로세스는 도 35A-35L에 도시된다. 트렌치(552)는 마스크로서 산화물층 (554)를 사용하여 N epi층(550)에 형성된다. 산화물 라이닝(556)은 트렌치(552)의 벽 위에 형성되고(도35B), 방향성 있는 산화물 피착은 위에서 설명한 것처럼 수행되어, 트렌치 기저에서 두꺼운 부분(560)을 가지는 산화물층(558)을 형성한다(도 35C). 그 다음 트렌치(552)의 측벽이 에칭되고(35D) 게이트 산화물층이 트렌치(552)의 벽에서 열적으로 성장된다(도 35E).
그 다음, 폴리실리콘층(564)이 피착되어 트렌치(552)를 채운다(도 35F). 폴리실리콘층(564)은 트렌치 내로 에칭백 된다(도 35G). 산화물층(566)은 상기 구조의 상부면에 피착되고, 폴리실리콘층(564)의 상부표면까지 트렌치 내로 아래로 확장해나간다. 그 다음, 산화물층(566)이 에칭백되고(도 35I), 붕소와 같은 P-형의 불순물이 P바디영역(568)을 형성하기 위해 주입된다. 그 다음 상부 표면은 마스킹 되고(도시되지 않음), 비소(arsenic)나 인과 같은 N-형의 불순물이 N+ 소스영역(570)을 형성하기 위해 주입된다. 또 다른 산화물층(572)이 상부 표면에 피착되고, 패터닝되어, 도 35L에 도시된 구조를 낳는다. 그 다음 상기 접점은 상부 금속에 의해 채워지거나 대안적으로 우선 텅스텐과 같은 평면화 금속 또는 Ti/TiN과 같은 장벽(barrier)금속으로 채워질 수 있다.
도 36-39는 폴리실리콘 게이트가 횡단면에서 "키홀"형태로 나타나는 몇 가지 실시예들을 도시한다. 보다 두꺼운 게이트 산화물은 P바디 영역과 N epi층 사이의 접합을 향해 트렌치의 기저를 따라서 뿐만 아니라 트렌치의 측벽을 따라서도 확장을 한다. 트렌치의 측벽을 따라가는 두꺼워진 게이트 산화물은 상기 접합에서 전기장이 약해지도록 돕는다.
도 36은 MOSFET 셀 중에서 평평한 기저의 P바디 영역을 가지는 MOSFET와 주기적인 간격으로 결합된 다이오드 셀을 도시한다. 이 MOSFET의 보다 선호되는 형태로, 키홀 형태의 게이트가 사용된다. 도 37은 P바디가 표면으로 확장하지 않고 대신 3차원으로 접촉되는 실시예를 도시한다. 얇은 P+영역은 N+소스 영역보다 더 깊은 곳에서의 메사 안에서 도시된다. 도 38은 트렌치가 epi층과 기판 사이의 접촉면에 형성된 N 매립층으로 확장해 들어가는 실시예를 도시한다. 도 39는 P바디가 3차원적으로 접촉되고, 트렌치가 N 매립층으로 확장해 들어가는 실시예를 도시한다.
키홀 형태의 트렌치를 가지는 디바이스를 형성하기 위한 프로세스의 시퀀스가 도 40A-40L에 도시된다. 상기 과정은 기판(600)에서 성장한 epi층(602)으로 시작한다. 산화물층(604)이 도 40A에 도시된 것처럼 epi층(602)의 상부 표면에 형성된다. 도 40B에 도시된 것처럼 산화물층(604)은 패터닝되고, 트렌치(606)가 에칭된다. 희생 산화물층(도시되지 않음)이 트렌치의 벽위에 형성되고 제거된다. 그 다음 산화물 라이닝(608)은 트렌치(606)의 벽 위에서 성장한다(도 40C에 도시된 것처럼)
도 40D와 40E에 도시된 것처럼, 폴리실리콘층(610)이 피착되어 트렌치(606)을 채우고, 그 다음 에칭백되어 일부분(612)이 트렌치의 기저에 잔재한다. 그 다음 산화물 라이닝(608)이 도 40F에 도시된 것처럼 트렌치(606)의 벽으로부터 에칭된다. 그 다음 이방성의 실리콘 에칭이 수행되어, 도 40G에 도시된 것처럼 산화물 라이닝 (608)의 상부 표면 아래의 폴리실리콘 부분의 상부 표면을 아래로 민다. 그 다음 열 산화과정이 적용되어, 트렌치(606)의 벽 위에 산화물층(616)과 폴리실리콘 부분(612)의 상부 표면에 산화물층(618)을 형성한다. 상기 결과가 도 40H에 도시된다. 그 다음 산화물층(618)이 에칭되고, 산화물층(616)의 일부분이 그 과정에서 제거되고, 도 40I에 도시된 구조가 만들어진다.
두 번째 폴리실리콘층(619)이 도 40J에 도시된 것처럼 전체 구조 위에 피착된다. 폴리실리콘층(619)이 도 40K에 도시된 것처럼 에칭백된다. 폴리실리콘층 (619)의 상부 표면이 도 40L에 도시된 것처럼 산화된다.
이 과정의 변형예가 도 41A-41F에 도시된다. 산화물 라이닝(608)이 도 40C에 도시된 것처럼 트렌치의 벽위에 형성된 후에, 포토레지스트층이 도포되고, 현상되며, 세척되어 트렌치(606)의 기저에 일부분(630)이 남게된다. 그 다음 산화물 라이닝(608)이 도 41B에 도시된 것처럼 트렌치(606)의 벽으로부터 에칭되고, 포토레지스트층의 일부(630)가 트렌치의 기저로부터 제거된다. 이것은 도 41C에 도시된 구조를 낳는다.
게이트 산화물층(632)이 트렌치(606)의 벽에서 열적으로 성장하며, 트렌치 (606)는 도 41D와 41E에서 도시된 것처럼, 폴리실리콘층(634)으로 채워진다. 폴리실리콘층(634)은 epi층(602)의 상부 표면 레벨로 에칭백 된다. 그 다음 폴리실리콘층(634)은 열적으로 산화되어 도 41F에 도시된 디바이스를 만든다.
도 42A-42C는 종래 기술의 트렌치 디바이스에서 트렌치 측벽을 따라가는 전기장의 세기와 본 발명의 실시에서의 전기장의 세기를 비교한 것을 도시한다. 도 41A는 종래 기술 디바이스에서 전기장이 각각 바디-드레인 접합과 게이트 전극의 기저에서 발생하는 두개의 날카로운 정점을 가지는 것을 도시한다. 도 42B는 트렌치 기저에서 두꺼운 산화물층을 가지는 디바이스를 도시한다. 언급했듯이, 전기장은 여전히 바디-드레인 접합에서 날카로운 정점을 가지나, 게이트 전극의 기저에서 정점은 종래 기술의 장치에서보다 다소 낮다. 끝으로, 도 42C는 키홀형태의 게이트 전극을 가지는 디바이스를 도시한다. 이 경우에, 전기장은 여전히 바디-드레인 접합에서 정점에 도달하지만, 게이트 전극의 기저에서 날카로운 정점은 제거된다.
본 발명에 따라 많은 실시 예가 묘사되었지만, 이 실시예들은 단지 설명을 위한 것이고, 본 발명의 폭넓은 범위 또는 폭넓은 원리를 제한하는 것은 아니라는 것이 이해될 것이다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 트렌치 게이트 반도체 디바이스(trench gate semiconductor device)를 제조하는 방법에 있어서,
    반도체 재료를 제공하는 단계와,
    상기 반도체 재료를 반응 챔버에 위치시키는 단계와,
    상기 반도체 재료의 표면에 트렌치를 형성하는 단계와,
    상기 반응 챔버 내에 유전체의 대전 입자들을 생성하여 유전체 층을 적층하는 단계와,
    상기 트렌치의 측벽(sidewall) 영역에서보다 상기 트렌치의 바닥 근처에서 더 큰 두께로 상기 유전체 층이 적층되도록 상기 대전 입자들이 상기 반도체 재료 쪽으로 이동하도록 하는 전기장을 상기 반응 챔버 내에 형성하는 단계와,
    상기 트렌치의 측벽의 영역에서 상기 유전체 층의 일부를 제거하는 단계와,
    상기 트렌치의 측벽에 게이트 산화물 층(gate oxide layer)을 형성하는 단계와,
    상기 트렌치 내에 전도성 재료를 적층하는 단계를
    구비하는 것을 특징으로 하는 제조 방법.
  6. 제 5 항에 있어서,
    상기 트렌치 내에 전도성 재료를 적층하는 단계는 제 1 폴리실리콘 층(a first polysilicon layer)을 적층하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 폴리실리콘 층의 표면이 상기 반도체 재료의 표면과 동일 평면이 되도록 상기 제 1 폴리실리콘 층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 폴리실리콘 층을 산화시켜 제 2 산화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 폴리실리콘 층의 표면이 상기 반도체 재료의 표면 아래의 레벨이 되도록 상기 제 1 폴리실리콘 층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 폴리실리콘 층을 산화시켜 제 2 산화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 폴리실리콘 층 위에 제 2 폴리실리콘 층을 적층하는 단계와,
    상기 트렌치의 상부 코너(upper corner)에서 상기 게이트 산화물 층의 일부를 덮는 상기 제 2 폴리실리콘 층을 남겨두면서 상기 제 2 폴리실리콘 층의 일부를 제거하는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  12. 제 6 항에 있어서,
    상기 트렌치의 바닥 근처에서 상기 유전체 층을 덮는 상기 제 1 폴리실리콘 층의 제 2 부분을 남겨두면서 상기 제 1 폴리실리콘 층의 제 1 부분을 제거한 후에, 상기 트렌치의 측벽의 영역 내의 상기 유전체 층의 일부를 제거하는 단계와,
    상기 폴리실리콘 층의 상기 제 2 부분을 산화시키는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  13. 제 5 항에 있어서,
    상기 유전체 층 위에 포토레지스트 층(photoresist layer)을 적층하는 단계와,
    상기 트렌치의 바닥 근처에서 상기 유전체 층을 덮는 상기 포토레지스트 층의 제 2 부분을 남겨두면서 상기 포토레지스트 층의 제 1 부분을 제거한 후에, 상기 트렌치의 측벽의 영역 내의 상기 유전체 층의 일부를 제거하는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  14. 제 5 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 반도체 재료 위에 하드 마스크 층(hard mask layer)을 형성하는 단계와,
    상기 하드 마스크 층에 제 1 개구부(opening)를 형성하여 상기 하드 마스크 층의 잔여부(remaining portion)를 생성하는 단계와,
    상기 제 1 개구부를 통해 상기 반도체 재료를 에칭하는 단계를 포함하며,
    상기 제조 방법은
    상기 하드 마스크 층의 잔여부를 제자리에 남겨두면서 상기 유전체 층을 적층하여, 상기 하드 마스크 층의 잔여부 위에 상기 유전체 층의 일부가 적층되도록 하는 단계-여기서, 상기 유전체 층은 상기 트렌치의 측벽 영역에서보다 상기 하드 마스크 층의 잔여부 위에 더 큰 두께로 적층됨-와,
    상기 제 1 개구부와 인접하는 상기 하드 마스크 층의 잔여부의 측면 모서리에 상기 제 1 폴리실리콘 층의 표면이 인접하도록 상기 제 1 폴리실리콘 층의 일부를 제거하는 단계와,
    상기 하드 마스크 층의 잔여부 위의 상기 유전체 층의 일부를 제거하는 단계와,
    상기 제 1 폴리실리콘 층의 표면을 산화시키는 단계와,
    상기 하드 마스크 층의 잔여부를 제거하는 단계를
    추가로 포함하는 것을 특징으로 하는 제조 방법.
  15. 제 14 항에 있어서,
    상기 하드 마스크 층은 실리콘 질화물(silicon nitride)을 포함하는 것을 특징으로 하는 제조 방법.
  16. 제 5 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 반도체 재료 위에 하드 마스크 층을 형성하는 단계와,
    상기 하드 마스크 층 내에 제 1 개구부를 형성하는 단계와,
    상기 제 1 개구부를 통해 상기 반도체 재료를 에칭하는 단계를 포함하고,
    상기 제조 방법은
    상기 하드 마스크 층에 제 2 개구부를 형성하여 상기 하드 마스크 층의 잔여부를 생성하는 단계와,
    상기 제 2 개구부를 통해 상기 반도체 재료를 에칭하여 상기 반도체 재료 내에 제 2 트렌치를 형성하는 단계와,
    상기 하드 마스크 층의 잔여부를 제자리에 두면서 상기 유전체 층을 적층하여 상기 유전체 층의 일부가 상기 하드 마스크 층의 잔여부 위에 적층되도록 하는 단계와,
    상기 제 1 폴리실리콘 층의 일부를 제거하여 상기 제 1 및 제 2 개구부에 인접하는 상기 하드 마스크 층의 잔여부의 측면 모서리에 상기 제 1 폴리실리콘 층의 표면이 인접하도록 하는 단계와,
    상기 하드 마스크 층의 잔여부 위의 상기 유전체 층의 일부를 제거하는 단계와,
    상기 제 1 폴리실리콘 층과 상기 하드 마스크 층의 잔여부 위에 제 2 폴리실리콘 층을 적층하는 단계와,
    상기 제 1 트렌치의 영역으로부터 상기 제 2 폴리실리콘 층의 제 1 부분을 제거하고, 상기 제 2 트렌치의 영역 내의 상기 제 2 폴리실리콘 층의 제 2 부분을 남겨두는 단계와,
    상기 제 1 개구부 내의 상기 제 1 폴리실리콘 층의 표면을 산화시키는 단계와,
    상기 제 1 트렌치의 영역으로부터 상기 하드 마스크 층의 잔여부를 제거하는 단계를
    추가로 포함하는 것을 특징으로 하는 제조 방법.
  17. 제 16 항에 있어서,
    상기 하드 마스크 층은 실리콘 질화물을 포함하는 것을 특징으로 하는 제조 방법.
  18. 제 16 항에 있어서,
    상기 제 1 트렌치는 활성 어레이(active array) 내에 위치하며, 상기 제 2 트렌치는 게이트 버스 영역(gate bus region) 내에 위치하는 것을 특징으로 하는 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 2 폴리실리콘 층의 제 1 부분을 제거하는 단계는 상기 제 2 폴리실리콘 층의 제 2 부분의 측면 모서리를 생성하며, 상기 제 1 개구부 내의 상기 제 1 폴리실리콘 층의 표면을 산화시키는 단계는 상기 제 2 폴리실리콘 층의 제 2 부분의 측면 모서리를 산화시키는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  20. 제 5 항에 있어서, 상기 트렌치를 형성하는 단계는
    상기 반도체 재료의 표면 위에 하드 마스크 층을 적층하는 단계와,
    상기 하드 마스크 층 내에 제 1 개구부를 형성하여 상기 반도체 재료의 표면의 일 영역이 노출되도록 하고, 상기 제 1 개구부에 인접하는 상기 하드 마스크 층의 노출된 측면 모서리를 남겨두는 단계와,
    상기 하드 마스크 층, 상기 반도체 재료의 표면의 노출된 영역, 상기 하드 마스크 층의 노출된 측면 모서리를 덮는 질화물 층을 적층하는 단계와,
    상기 질화물 층을 비등방성으로(anisotropically) 에칭하여, 상기 하드 마스크 층의 노출된 측면 모서리 위에 스페이서(spacer)를 형성하는 단계-여기서, 상기 스페이서는 상기 반도체 재료 위에 제 2 개구부를 규정함-와
    상기 제 2 개구부를 통해 상기 반도체 재료를 에칭하는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  21. 제 20 항에 있어서,
    상기 하드 마스크 층을 적층하는 단계는 산화물-질화물-산화물 샌드위치(oxide-nitride-oxide sandwich)를 적층하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  22. 제 20 항에 있어서,
    상기 전도성 재료를 에칭하여 상기 전도성 재료의 표면이 상기 스페이서와 인접하도록 하는 단계를 추가로 포함하는 것을 특징으로 하는 제조 방법.
  23. 제 5 항에 있어서,
    상기 유전체 층은 실리콘 이산화물 층(silicon dioxide layer)을 포함하며,
    상기 제조 방법은
    상기 트렌치의 측벽 위에 산화물 라이닝(oxide lining)을 성장시킨 후에 상기 유전체 층을 적층하는 단계와,
    상기 트렌치의 측벽 영역 내의 상기 산화물 라이닝의 일부와 상기 유전체 층을 제거하는 단계와,
    상기 산화물 라이닝보다 빨리 상기 유전체 층을 에칭하는 에칭제(etchant)로 상기 산화물 라이닝의 잔여부와 상기 유전체 층을 에칭하는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  24. 제 23 항에 있어서,
    상기 에칭제는 HF 산(acid)을 포함하는 것을 특징으로 하는 제조 방법.
  25. 트렌치 게이트 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 재료를 제공하는 단계와,
    상기 반도체 재료를 반응 챔버 내에 위치시키는 단계와,
    상기 반도체 재료의 표면에 트렌치를 형성하는 단계와,
    상기 트렌치의 측벽과 바닥에 산화물 라이닝(oxide lining)을 성장시키는 단계와,
    상기 트렌치 내에 폴리실리콘 층을 적층하는 단계와,
    상기 폴리실리콘 층의 일부가 상기 트렌치의 바닥 근처에 남아 있도록 상기 폴리실리콘 층을 에칭하는 단계와,
    상기 산화물 라이닝의 잔여부를 남겨 두면서 상기 트렌치의 측벽으로부터 상기 산화물 라이닝의 일부를 에칭하는 단계와,
    비등방성 실리콘 에칭을 수행하여 상기 폴리실리콘 층의 일부의 표면이 상기 산화물 라이닝의 잔여부의 표면 아래가 되도록 하는 단계와,
    상기 반도체 재료를 가열하여 상기 폴리실리콘 층의 일부의 표면 위에 제 1 산화물 층을 형성하고 상기 트렌치의 측벽 위에 제 2 산화물 층을 형성하는 단계와,
    상기 제 1 산화물 층을 제거하는 단계와,
    상기 트렌치 내에 폴리실리콘 층을 적층하여 게이트 전극을 형성하는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
  26. 제 25 항에 있어서,
    상기 제 1 산화물 층을 제거하는 단계는 상기 제 2 산화물 층의 두께의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  27. 제 25 항에 있어서,
    상기 폴리실리콘 층의 표면이 상기 반도체 재료의 표면과 대략 동일 평면이 될 때까지 상기 폴리실리콘 층을 에칭하는 단계와,
    상기 폴리실리콘 층의 표면을 산화시키는 단계를
    추가로 포함하는 것을 특징으로 하는 제조 방법.
  28. 트렌치 게이트 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 재료를 제공하는 단계와,
    상기 반도체 재료를 반응 챔버에 위치시키는 단계와,
    상기 반도체 재료의 표면에 트렌치를 형성시키는 단계와,
    상기 트렌치의 측벽과 바닥에 산화물 라이닝을 성장시키는 단계와,
    상기 트렌치 내에 포토레지스트 층을 적층시키는 단계와,
    상기 포토레지스트 층의 일부를 제거하여, 상기 트렌치의 바닥 근처에서 상기 산화물 라이닝 위에 상기 포토레지스트 층의 잔여부를 남기는 단계와,
    상기 트렌치의 측벽으로부터 상기 산화물 라이닝을 에칭하는 단계와,
    상기 포토레지스트 층의 잔여부를 제거하는 단계와,
    상기 트렌치의 측벽 위에 게이트 산화물 층을 열적으로 성장시키는 단계와,
    상기 트렌치를 포토레지스트 층으로 채우는 단계를
    포함하는 것을 특징으로 하는 제조 방법.
KR1020017015071A 1999-05-25 2000-05-24 복수의 두께를 갖는 게이트 산화물층을 구비한 트렌치반도체 장치 및 이를 제조하는 프로세스 KR100700322B1 (ko)

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