CN111477679B - 不对称沟槽型SiC-MOSFET栅的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 229920005591 polysilicon Polymers 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 34
- 230000003647 oxidation Effects 0.000 claims abstract description 33
- 238000001259 photo etching Methods 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 abstract description 52
- 229910010271 silicon carbide Inorganic materials 0.000 abstract description 51
- 230000005684 electric field Effects 0.000 abstract description 7
- 230000000149 penetrating effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
不对称沟槽型SiC‑MOSFET栅的制备方法，首先在刻蚀的沟槽内沉积多晶硅或非晶硅，然后通过光刻刻蚀技术将沟槽内部分多晶硅或非晶硅去除，使得沟槽形成不对称结构，最后利用高温氧化将沟槽内的多晶硅或非晶硅和裸露的碳化硅一起氧化，使得沟槽的两个侧壁分别产生不同性质的介质层，从而形成不对称结构。采用本发明的制备方法，使得沟槽内不同的介质层产生不同的功能，将其中一个侧壁的介质层作为普通的导电沟道，另一个侧壁的介质层用作其他功能，包括提供深入埋层的通道以及电场调制等。本发明的改进工艺采用不对称结构，不但可以降低工艺成本，不同的介质层还可以实现器件的不同性能，与现有技术相比具有明显的优势。
Description
技术领域
本发明涉及半导体技术领域，特别涉及不对称沟槽型SiC-MOSFET栅的制备方法。
背景技术
现代电子技术对半导体材料提出了高压、高频、高功率、高温以及抗辐射等新要求，而宽带隙第三代半导体材料SiC拥有宽禁带、高临界击穿电场、高饱和电子迁移率、高熔点和高热导率等优点，是制备功率电子器件的理想半导体材料。在SiC开关器件中，SiC-MOSFET具有开关速度快、耐高压和功耗低等优点，其主要分为平面型和沟槽型，由于沟槽型器件采用的竖直沟道，电子迁移率更高且没有JFET效应，与平面型SiC-MOSFET相比，沟槽型SiC-MOSFET可以实现更低的导通电阻，因此沟槽型SiC-MOSFET具有更加广阔的发展前景。
沟槽型SiC-MOSFET采用源极与漏极分别在晶片上方与下方的垂直结构，其可降低栅极附近电场拥挤的优点，具有较大的电流密度和较低的导通电阻潜力。但是，由于碳化硅的临界击穿电场强度较高，沟槽型SiC-MOSFET沟槽转角处的栅氧化层电场强度往往很高，当超过氧化层所能承受的范围时，容易导致器件破坏性失效。最新的不对称沟槽型SiC-MOSFET器件结构设计，特点为同一沟槽的两个相对侧壁并不像最初的对称性沟槽那样同等地作为导电通道使用，而是将其中的一个侧壁用作其他功能，包括提供深入埋层的通道以及电场调制等等。这使得结构设计上，同一沟槽的两个侧壁上的介质层承担的具体功能不同，其材料厚度等性质也会有所不同。因此需要相应的，从工艺上设计出简便的实现方法。
发明内容
本发明的目的是提出一种不对称沟槽型SiC-MOSFET栅的制备方法，将其中一个侧壁的介质层作为普通的导电沟道，另一个侧壁的介质层用作其他功能，在降低工艺成本的同时还可以实现对器件多种性能的需求。
本发明的目的是通过以下技术方案实现的，一种不对称沟槽型SiC-MOSFET栅的制备方法，包括如下步骤：
步骤S1：对SiC外延层进行图形化处理，使得在SiC外延层上表面刻蚀形成沟槽，并且沟槽深度范围为0.3-100um，开口宽度范围为0.3-5um；
步骤S2：在不对称沟槽型SiC-MOSFET栅的截面中，沟槽底部分为第一底部和第二底部，连接第一底部的沟槽侧壁为第一侧壁，连接第二底部的沟槽侧壁为第二侧壁，在SiC外延层上表面和沟槽内壁均生长一层多晶硅或非晶硅；
步骤S3：涂敷光刻胶，使其完全覆盖SiC外延层上表面并填充满经过图形化处理形成的沟槽，光刻显影并去除掉多余的光刻胶，使其保留第一底部、第一侧壁以及与第一侧壁相连的SiC外延层上表面区域对应的光刻胶；
步骤S4：通过干法或者湿法刻蚀，去除步骤S3中未被保留的光刻胶覆盖区域的多晶硅或非晶硅，保留第一底部、第一侧壁以及与第一侧壁相连的SiC外延层上表面区域的多晶硅或非晶硅；
步骤S5：去除剩余的全部光刻胶，露出步骤S4中保留的第一底部、第一侧壁和第一侧壁相连的SiC外延层上表面区域的多晶硅或非晶硅；
步骤S6：同时高温氧化步骤S5中保留的多晶硅或非晶硅以及第二底部、第二侧壁以及与第二侧壁相连的SiC外延层上表面区域裸露的SiC，使得SiC氧化形成的SiO2层厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅氧化形成的SiO2层厚度。
在本发明的不对称沟槽型SiC-MOSFET栅的制备方法中，步骤S3至步骤S6还可以采用以下步骤：
步骤A1：沉积SiO2层，使其完全覆盖SiC外延层上表面并填充满经过图形化处理形成的沟槽；
步骤A2：对SiC外延层上表面进行平坦化处理，保留沟槽内的多晶硅或非晶硅以及SiO2层，使其保留的SiO2层和侧壁的多晶硅或非晶硅上表面均与SiC外延层上表面齐平；
步骤A3：在已经平齐的晶圆表面涂敷光刻胶，光刻显影并去除掉多余的光刻胶，使其保留第一底部的SiO2层、第一侧壁以及与第一侧壁相连的SiC外延层上表面区域对应的光刻胶；
步骤A4：采用方向性强的高SiO2/光刻胶和Si/光刻胶选择比干法刻蚀或者湿法刻蚀，依次或者一次去除步骤A3中未被光刻胶覆盖的SiO2层和多晶硅或非晶硅，使其保留沟槽第一底部以及第一侧壁相对应的SiO2层和多晶硅或非晶硅，之后再去除剩余的全部光刻胶；
步骤A5：采用高SiO2/Si选择比干法或湿法刻蚀，去除步骤A4中保留的全部SiO2层，使其保留第一底部和第一侧壁上的多晶硅或非晶硅；
步骤A6：同时高温氧化沟槽第二底部和第二侧壁裸露的SiC以及步骤A5中保留的多晶硅或非晶硅，使得SiC氧化形成的SiO2层厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅氧化形成的SiO2层厚度。
采用本发明的制备方法，使得沟槽内不同的介质层产生不同的功能，将其中一个侧壁的介质层作为普通的导电沟道，另一个侧壁的介质层用作其他功能，包括提供深入埋层的通道以及电场调制等，本发明的改进工艺采用不对称结构，在降低工艺成本的同时还可以实现对器件多种性能的需求。
附图说明
图1为步骤S2完成后的一种结构示意图。
图2为步骤S3完成后的一种结构示意图。
图3为步骤S5完成后的一种结构示意图。
图4为步骤A3完成后的一种结构示意图。
图5为步骤A4完成后的一种结构示意图。
图6为步骤A5完成后的一种结构示意图。
图7为步骤S6和步骤A6完成后的一种结构示意图
1.SiC外延层；2.多晶硅或非晶硅；3.沉积的SiO2层；4.第一侧壁；5.第一底部；6.第二底部；7.第二侧壁；8.光刻胶；9.多晶硅或非晶硅氧化形成的SiO2层；10.SiC氧化形成的SiO2层。
具体实施方式
以下结合附图及具体实施方式，对依据本发明提出的不对称沟槽型SiC-MOSFET栅的制备方法进行详细说明。
实施例1
一种不对称沟槽型SiC-MOSFET栅的制备方法，包括如下步骤：
步骤S1：对SiC外延层1进行图形化处理，使得在SiC外延层1上表面刻蚀形成沟槽并且沟槽深度范围为0.3-100um，开口宽度范围为0.3-5um；
其中，沟槽深度的优选范围为0.7-90um；更好范围为10-70um；最好范围为15-50um；
其中，开口宽度的优选范围为0.5-4.8um；更好范围为1-4um；最好范围为1.5-3.8um；
沟槽深度和开口宽度都会对器件的导通电阻、漏电流、阈值电压和击穿电压等电学性能都有影响，且最终影响器件的质量，为获得更高性能的器件，本发明对沟槽深度和开口宽度分别提供三种范围，按照优选范围、更好范围和最好范围，器件性能依次提高，且在最好范围内器件性能达到最佳。
步骤S2：在不对称沟槽型SiC-MOSFET栅的截面中，沟槽底部分为第一底部5和第二底部6，连接第一底部5的沟槽侧壁为第一侧壁4，连接第二底部6的沟槽侧壁为第二侧壁7，在SiC外延层1上表面和沟槽内壁均生长一层多晶硅或非晶硅2，具体如图1所示；
步骤S3：涂敷光刻胶8，使其完全覆盖SiC外延层1上表面，并填充满经过图形化处理形成的沟槽，光刻显影并去除掉多余的光刻胶8，使其保留第一底部5、第一侧壁4以及与第一侧壁4相连的SiC外延层1上表面区域对应的光刻胶8，具体如图2所示；
步骤S4：通过干法或者湿法刻蚀，去除步骤S3中未被保留的光刻胶8覆盖区域的多晶硅或非晶硅2，保留第一底部5、第一侧壁4以及与第一侧壁4相连的SiC外延层1上表面区域的多晶硅或非晶硅2；
步骤S5：去除剩余的全部光刻胶8，露出步骤S4中保留的第一底部5、第一侧壁4和第一侧壁4相连的SiC外延层1上表面区域的多晶硅或非晶硅2，具体如图3所示；
步骤S6：同时高温氧化步骤S5中保留的多晶硅或非晶硅2以及第二底部6、第二侧壁7以及与第二侧壁7相连的SiC外延层1上表面区域裸露的SiC，使得SiC氧化形成的SiO2层10厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅2氧化形成的SiO2层9厚度，具体如图7所示。
进一步地，在步骤S1中，刻蚀形成沟槽的方式采用光刻工艺，其刻蚀形成沟槽时采用等离子体干法刻蚀，沟槽角度为70-90°。
进一步地，在步骤S2中，生长多晶硅或非晶硅2的方式为化学汽相沉积法各向同性地生长。
进一步地，在步骤S3中，光刻显影采用半导体行业所用合适的光刻胶8。
进一步地，在步骤S3和S5中，去除光刻胶8的方法为干法去胶或湿法去胶。
进一步地，在步骤S6中，进行高温氧化的温度为600-2000℃，氧化气体为干氧、湿氧、NO和N2O中的一种或一种以上。
进一步地，在步骤S6中，多晶硅或非晶硅2氧化形成的SiO2层9厚度为30-1500nm，SiC氧化形成的SiO2层10厚度为30-100nm。
其中，多晶硅或非晶硅2氧化形成的SiO2层9厚度的优选范围为50-1200nm；更好范围为200-900nm；最好范围为250-700nm；
其中，SiC氧化形成的SiO2层10厚度的优选范围为35-92nm；更好范围为40-75nm；最好范围为45-60nm；
在本发明的制备方法中，最后的步骤是把剩下的多晶硅或非晶硅和碳化硅一起氧化，剩下的多晶硅或非晶硅的氧化产物和碳化硅的氧化产物在沟槽内形成不对称结构，为获得更高性能的器件，对于SiC氧化形成的SiO2层10厚度和多晶硅或非晶硅2氧化形成的SiO2层9厚度，本发明对两者分别提出三种范围，按照优选地、更好地和最好地范围，器件性能依次提高，且在最好范围内器件性能达到最佳。
在本发明实施例1的制作方法中，首先在刻蚀的沟槽内沉积多晶硅或非晶硅，然后通过光刻刻蚀技术将沟槽内部分多晶硅或非晶硅去除，使得沟槽形成不对称结构，最后利用高温氧化将沟槽内的多晶硅或非晶硅和裸露的碳化硅一起氧化，使得沟槽的两个侧壁分别产生厚度和性质均不同的介质层，从而形成不对称结构。采用本发明的制备方法，使得沟槽内不同的介质层产生不同的功能，将其中一个侧壁的介质层作为普通的导电沟道，另一个侧壁的介质层用作其他功能，包括提供深入埋层的通道以及电场调制等。本发明的改进工艺采用不对称结构，在降低工艺成本同时，不同的介质层还可以实现器件的不同性能，与现有技术相比具有明显的优势。
实施例2
一种不对称沟槽型SiC-MOSFET栅的制备方法，包括如下步骤：
步骤S1：对SiC外延层1进行图形化处理，使得在SiC外延层1上表面刻蚀形成沟槽，并且沟槽深度范围为0.3-100um，开口宽度范围为0.3-5um；
其中，沟槽深度的优选范围为0.5-95um；更好范围为8-75um；最好范围为20-40um；
其中，开口宽度的优选范围为0.8-4.7um；更好范围为1.3-3.8um；最好范围为2-3.5um；
沟槽深度和开口宽度都会对器件的导通电阻、漏电流、阈值电压和击穿电压等电学性能都有影响，且最终影响器件的质量，为获得更高性能的器件，本发明对沟槽深度和开口宽度分别提供三种范围，按照优选范围、更好范围和最好范围，器件性能依次提高，且在最好范围内器件性能达到最佳。
步骤S2：在不对称沟槽型SiC-MOSFET栅的截面中，沟槽底部分为第一底部5和第二底部6，连接第一底部5的沟槽侧壁为第一侧壁4，连接第二底部6的沟槽侧壁为第二侧壁7，在SiC外延层1上表面和沟槽内壁均生长一层多晶硅或非晶硅2，具体如图1所示；
步骤S3：沉积SiO2层3，使其完全覆盖SiC外延层1上表面并填充满经过图形化处理形成的沟槽；
步骤S4：对SiC外延层1上表面进行平坦化处理，保留沟槽内的多晶硅或非晶硅2以及SiO2层3，使其保留的SiO2层3和侧壁的多晶硅或非晶硅2上表面均与SiC外延层1上表面齐平；
步骤S5：在已经平齐的晶圆表面涂敷光刻胶8，光刻显影并去除掉多余的光刻胶8，使其保留第一底部5的SiO2层3、第一侧壁4以及与第一侧壁4相连的SiC外延层1上表面区域对应的光刻胶8，具体如图4所示；
步骤S6：采用方向性强的高SiO2/光刻胶和Si/光刻胶选择比干法刻蚀或者湿法刻蚀，依次或者一次去除步骤S5中未被光刻胶8覆盖的SiO2层3和多晶硅或非晶硅2，使其保留沟槽第一底部5以及第一侧壁4相对应的SiO2层3和多晶硅或非晶硅2，之后再去除残留的全部光刻胶8，具体如图5所示；
步骤S7：采用方向性强的高SiO2/光刻胶和Si/光刻胶选择比干法刻蚀，去除步骤S6中保留的全部SiO2层3，使其保留第一底部5和第一侧壁4上的多晶硅或非晶硅2，具体如图6所示；其中，优选方案为采用高SiO2/Si选择比湿法刻蚀；步骤S8：同时高温氧化沟槽第二底部6和第二侧壁7裸露的SiC以及步骤S7中保留的多晶硅或非晶硅2，使得SiC氧化形成的SiO2层10厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅2氧化形成的SiO2层9厚度，具体如图7所示。
进一步地，在步骤S1中，刻蚀形成沟槽的方式采用光刻工艺，其刻蚀形成沟槽时采用等离子体干法刻蚀，沟槽角度为70-90°。
进一步地，在步骤S2中，生长多晶硅或非晶硅2的方式为化学汽相沉积法各向同性地生长。
进一步地，在步骤S4中，对SiC外延层1上表面进行平坦化处理采用的方法为CMP工艺或者各向异性的干法刻蚀的回刻；在平坦化处理中或/和处理后还可以使用终点检测。
进一步地，在步骤S5中，光刻显影采用半导体行业所用合适的光刻胶8。
进一步地，在步骤S5和S6中，去除光刻胶8的方法为干法去胶或湿法去胶。
进一步地，在步骤S8中，进行高温氧化的温度为600-2000℃，氧化气体为干氧、湿氧、NO和N2O中的一种或一种以上。
进一步地，在步骤S8中，多晶硅或非晶硅2氧化形成的SiO2层3厚度为30-1500nm，SiC氧化形成的SiO2层3厚度为30-100nm。
其中，多晶硅或非晶硅2氧化形成的SiO2层9厚度的优选范围为40-1300nm；更好范围为150-1000nm；最好范围为200-800nm；
其中，SiC氧化形成的SiO2层10厚度的优选范围为32-95nm；更好范围为38-80nm；最好范围为40-65nm；
在本发明的制备方法中，最后的步骤是把剩下的多晶硅或非晶硅和碳化硅一起氧化，剩下的多晶硅或非晶硅的氧化产物和碳化硅的氧化产物在沟槽内形成不对称结构，为获得更高性能的器件，对于SiC氧化形成的SiO2层10厚度和多晶硅或非晶硅2氧化形成的SiO2层9厚度，本发明对两者分别提出三种范围，按照优选地、更好地和最好地范围，器件性能依次提高，且在最好范围内器件性能达到最佳。
在本发明实施例2的制作方法中，首先在刻蚀的沟槽内沉积多晶硅或非晶硅，然后利用二氧化硅作为掩膜在沟槽内形成一层掩膜结构，其次依照掩膜结构中的图形刻蚀多晶硅或非晶硅，避免了多晶硅或非晶硅在后续刻蚀过程中损坏，最后再去掉不需要的多晶硅或非晶硅硅部分并把剩下的多晶硅或非晶硅和碳化硅一起氧化，使得沟槽的两个侧壁分别产生厚度和性质均不同的介质层，从而形成不对称结构。采用本发明的制备方法，使得沟槽内不同的介质层产生不同的功能，将其中一个侧壁的介质层作为普通的导电沟道，另一个侧壁的介质层用作其他功能，包括提供深入埋层的通道以及电场调制等。本发明的改进工艺采用不对称结构，在降低工艺成本的同时，不同的介质层还可以实现器件的不同性能，与现有技术相比具有明显的优势。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地的详细说明，所应理解的是，以上所述仅为本发明的具体实施方法而已，并不用于限制本发明，凡是在本发明的主旨之内，所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于，包括如下步骤：
步骤S1：对SiC外延层(1)进行图形化处理，使得在SiC外延层(1)上表面刻蚀形成沟槽，并且沟槽深度范围为0.3-100um，开口宽度范围为0.3-5um；
步骤S2：在不对称沟槽型SiC-MOSFET栅的截面中，沟槽底部分为第一底部(5)和第二底部(6)，连接第一底部(5)的沟槽侧壁为第一侧壁(4)，连接第二底部(6)的沟槽侧壁为第二侧壁(7)，在SiC外延层(1)上表面和沟槽内壁均生长一层多晶硅或非晶硅(2)；
步骤S3：涂敷光刻胶(8)，使其完全覆盖SiC外延层(1)上表面，并填充满经过图形化处理形成的沟槽，光刻显影并去除掉多余的光刻胶(8)，使其保留第一底部(5)、第一侧壁(4)以及与第一侧壁(4)相连的SiC外延层(1)上表面区域对应的光刻胶(8)；
步骤S4：通过干法或者湿法刻蚀，去除步骤S3中未被保留的光刻胶(8)覆盖区域的多晶硅或非晶硅(2)，保留第一底部(5)、第一侧壁(4)以及与第一侧壁(4)相连的SiC外延层(1)上表面区域的多晶硅或非晶硅(2)；
步骤S5：去除剩余的全部光刻胶(8)，露出步骤S4中保留的第一底部(5)、第一侧壁(4)和第一侧壁(4)相连的SiC外延层(1)上表面区域的多晶硅或非晶硅(2)；
步骤S6：同时高温氧化步骤S5中保留的多晶硅或非晶硅(2)以及第二底部(6)、第二侧壁(7)以及与第二侧壁(7)相连的SiC外延层(1)上表面区域裸露的SiC，使得SiC氧化形成的SiO2层(10)厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅(2)氧化形成的SiO2层(9)厚度。
2.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S1中，刻蚀形成沟槽的方式采用光刻工艺，其刻蚀形成沟槽时采用等离子体干法刻蚀，沟槽角度为70-90°。
3.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S2中，生长多晶硅或非晶硅(2)的方式为化学汽相沉积法各向同性地生长。
4.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S3中，光刻显影采用半导体行业所用合适的光刻胶(8)。
5.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S3和步骤S5中，去除光刻胶(8)的方法为干法去胶或湿法去胶。
6.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S6中，进行高温氧化的温度为600-2000℃，氧化气体为干氧、湿氧、NO和N2O中的一种或一种以上。
7.根据权利要求1所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤S6中，多晶硅或非晶硅(2)氧化形成的SiO2层(9)厚度为30-1500nm，SiC氧化形成的SiO2层(10)厚度为30-100nm。
8.基于权利要求1至7任一权利要求所述的不对称沟槽型SiC-MOSFET栅的制备方法，步骤S3至步骤S6还可以采用以下步骤：
步骤A1：沉积SiO2层(3)，使其完全覆盖SiC外延层(1)上表面，并填充满经过图形化处理形成的沟槽；
步骤A2：对SiC外延层(1)上表面进行平坦化处理，保留沟槽内的多晶硅或非晶硅(2)以及SiO2层(3)，使其保留的SiO2层(3)和侧壁的多晶硅或非晶硅(2)上表面均与SiC外延层(1)上表面齐平；
步骤A3：在已经平齐的晶圆表面涂敷光刻胶(8)，光刻显影并去除掉多余的光刻胶(8)，使其保留第一底部(5)的SiO2层(3)、第一侧壁(4)以及与第一侧壁(4)相连的SiC外延层(1)上表面区域对应的光刻胶(8)；
步骤A4：采用方向性强的高SiO2/光刻胶和Si/光刻胶选择比干法刻蚀或者湿法刻蚀，依次或者一次去除步骤A3中未被光刻胶(8)覆盖的SiO2层(3)和多晶硅或非晶硅(2)，使其保留沟槽第一底部(5)以及第一侧壁(4)相对应的SiO2层(3)和多晶硅或非晶硅(2)，之后再去除剩余的全部光刻胶(8)；
步骤A5：采用的高SiO2/光刻胶和Si/光刻胶选择比干法或者湿法刻蚀,去除步骤A4中保留的全部SiO2层(3)，使其保留第一底部(5)和第一侧壁(4)上的多晶硅或非晶硅(2)；
步骤A6：同时高温氧化沟槽第二底部(6)和第二侧壁(7)裸露的SiC以及步骤A5中保留的多晶硅或非晶硅(2)，使得SiC氧化形成的SiO2层(10)厚度等于设计的栅氧厚度，并且小于多晶硅或非晶硅(2)氧化形成的SiO2层(9)厚度。
9.根据权利要求8所述的不对称沟槽型SiC-MOSFET栅的制备方法，其特征在于：在步骤A2中，对SiC外延层(1)上表面进行平坦化处理采用的方法为CMP工艺或者各向异性的干法刻蚀的回刻。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010306376.0A CN111477679B (zh) | 2020-04-17 | 2020-04-17 | 不对称沟槽型SiC-MOSFET栅的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010306376.0A CN111477679B (zh) | 2020-04-17 | 2020-04-17 | 不对称沟槽型SiC-MOSFET栅的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111477679A CN111477679A (zh) | 2020-07-31 |
| CN111477679B true CN111477679B (zh) | 2023-06-13 |
Family
ID=71753982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010306376.0A Active CN111477679B (zh) | 2020-04-17 | 2020-04-17 | 不对称沟槽型SiC-MOSFET栅的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111477679B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11791396B2 (en) | 2021-07-09 | 2023-10-17 | International Business Machines Corporation | Field effect transistor with multiple gate dielectrics and dual work-functions with precisely controlled gate lengths |
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2020
- 2020-04-17 CN CN202010306376.0A patent/CN111477679B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111477679A (zh) | 2020-07-31 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |