KR101929870B1 - 차폐된 게이트 ｍｏｓｆｅｔ 소자의 인터-폴리 유전체 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 145
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 description 27
- 238000007254 oxidation reaction Methods 0.000 description 27
- 239000000758 substrate Substances 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 210000000746 body region Anatomy 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- 239000007943 implant Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000000280 densification Methods 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 239000005388 borosilicate glass Substances 0.000 description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Manufacturing & Machinery (AREA)
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Abstract
하나의 일반적인 양상에 따르면, 장치는 반도체의 에피택셜 층 내에 축을 따라 정렬되는 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극을 포함할 수 있다. 상기 장치는 상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 갖는 제1 인터-폴리 유전체, 및 상기 면과 교차하고 상기 제1 인터-폴리 유전체와 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 포함할 수 있다. 상기 장치는 상기 제1 인터-폴리 유전체 상에 배치되는 부분을 갖는 게이트 유전체를 포함할 수 있다.
Description
본 발명은 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자의 인터-폴리 유전체에 관한 것이다.
본 출원은 "Inter-Poly Dielectric in a Shielded Gate MOSFET Device"라는 발명의 명칭으로 2011년 3월 16일에 출원된 미국 정규 특허 출원 제13/049,655호의 우선권을 주장하며, 이 출원의 전체 내용은 본 출원에 참조로서 포함된다.
차폐된 게이트 트렌치 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자들은 차폐 전극이 사용되어 게이트-드레인 커패시턴스(Cgd)를 감소시키고 및/또는 게이트 트렌치 MOSFET 소자의 항복 전압을 증가시킬 수 있다는 장점을 갖는다. 공지된 차폐된 게이트 트렌치 MOSFET들에서, 트렌치는 게이트 전극 아래에 배치되는 차폐 전극을 포함할 수 있다. 상기 차폐 전극은 차폐 산화물(예컨대, 차폐 유전체)에 의해 인접한 실리콘 영역들로부터 절연될 수 있으며, 상기 차폐 산화물은 일반적으로 상기 게이트 전극 주변의 게이트 산화물(예컨대, 게이트 유전체)보다 더 두껍다. 상기 게이트 전극과 상기 차폐 전극은 인터-폴리 유전체(IPD) 층으로 지칭되는 유전체 층에 의해 서로 절연될 수 있다. 상기 IPD 층은 일반적으로 상기 게이트 전극과 상기 차폐 전극 사이에 요구되는 전압을 지탱하도록 충분한 품질과 두께를 갖는다.
공지된 차폐된 게이트 트렌치 MOSFET 소자들은 많은 결점들에 의한 문제가 있을 수 있다. 첫 번째로, 상기 게이트 전극은 뾰족한 바닥 코너들을 가질 수 있고, 상기 뽀족한 바닥 코너들은 상기 차폐 전극의 평평한 상부 표면과 함께 이러한 영역들에 상대적으로 높은 전기장을 유발할 수 있다. 두 번째로, 상기 IPD 층을 형성하기 위한 공지된 방법은 트렌치들 사이의 메사들 상에 산화물 층을 도입할 수 있다. 이러한 산화물 층은 상기 게이트 전극이 형성된 후에 일부 지점들에서 제거될 수 있지만, 이러한 산화물이 제거될 때, 상기 게이트 산화물이 상기 트렌치의 벽들 아래로 식각될 수 있으며, 이것은 게이트 단락 및/또는 게이트 누설을 초래할 수 있다. 다른 공지된 기술은 상기 IPD 층의 형성을 상기 게이트 유전체의 형성과 병합하는 것인데, 이 경우 상기 IPD 층의 두께는 상기 게이트 유전체 두께의 설정된 배수로 한정될 수 있다. 이것은 상기 게이트 유전체와 상기 IPD 층의 독립적인 최적화를 불가능하게 할 수 있다. 따라서, 기존 기술의 단점들에 대해 고심하고 다른 새롭고 혁신적인 특징들을 제공하기 위하여, 차폐된 게이트 트렌치 MOSFET 소자의 형성과 관련된 장치와 방법에 대한 필요가 존재한다.
본 발명이 해결하고자 하는 과제는 개선된 인터-폴리 유전체를 갖는 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자 및 이의 제조 방법을 제공하는 것이다.
하나의 일반적인 양상에 따르면, 장치는 반도체의 에피택셜 층 내에 축을 따라 정렬되는 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극을 포함할 수 있다. 상기 장치는 상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 갖는 제1 인터-폴리 유전체, 및 상기 면과 교차하고 상기 제1 인터-폴리 유전체와 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 포함할 수 있다. 상기 장치는 상기 제1 인터-폴리 유전체 상에 배치되는 부분을 갖는 게이트 유전체를 포함할 수 있다.
다른 일반적인 양상에 따르면, 장치는 반도체의 에피택셜 층 내에 축을 따라 정렬된 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극을 포함할 수 있다. 상기 장치는 상기 차폐 전극과 교차하고 상기 축과 직교하는 면을 따라 정렬되는 링을 한정하는 부분을 갖는 제1 인터-폴리 유전체, 및 상기 제1 인터-폴리 유전체의 상기 부분과 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 포함할 수 있다. 또한, 상기 장치는 상기 제1 인터-폴리 유전체에 연결된 부분을 갖는 게이트 유전체를 포함할 수 있다.
또 다른 일반적인 양상에 따르면, 방법은 반도체의 에피택셜 층의 트렌치 내에 배치되는 차폐 유전체 내에 차폐 전극을 형성하는 단계, 및 상기 트렌치의 벽에 연결되는 상기 차폐 유전체의 제2 부분이 잔존하도록 상기 차폐 전극 상에 배치되는 상기 차폐 유전체의 제1 부분을 제거하는 단계를 포함할 수 있다. 또한, 상기 방법은 상기 차폐 유전체의 상기 제1 부분과 상기 차폐 유전체의 상기 제2 부분의 결합된 두께보다 얇은 두께를 상기 차폐 유전체의 상기 제2 부분을 따라 갖는 인터-폴리 유전체를 상기 트렌치 내에 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 뾰족한 바닥 코너를 갖는 게이트 전극으로 인하여 상대적으로 높은 전기장이 발생할 수 있고, IPD 층을 형성하기 위한 산화물 층의 제거 시에 게이트 산화물이 식각되면서 게이트 단락 및/또는 게이트 누설을 초래할 수 있고, 게이트 유전체와 IPD 층의 독립적인 최적화가 불가능하다는 공지된 차폐된 게이트 트렌치 MOSFET 소자의 결점들을 극복하여, 새롭고 혁신적인 특징을 갖는 차폐된 게이트 트렌치 MOSFET 소자 및 이의 제조 방법을 제공할 수 있다.
하나 이상의 구현예들에 대한 세부 사항들이 첨부한 도면들과 아래의 설명들에서 설명된다. 다른 특징들은 상기 설명과 도면들로부터, 그리고 특허청구범위로부터 명백할 것이다.
도 1은 실시예에 따르는 차폐된 게이트 트렌치 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자의 단면도를 도시하는 블록도이다.
도 2a 내지 2g는 실시예에 따르는 차폐된 MOSFET 소자의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 2h는 도 2g에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 3은 도 2a 내지 2h에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 4a 내지 4f는 실시예에 따르는 차폐된 MOSFET 소자(400)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 4g는 도 4f에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 5는 도 4a 내지 4g에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 6a 내지 6e는 실시예에 따르는 차폐된 MOSFET 소자(600)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 6f는 도 6e에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 7은 도 6a 내지 6e에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 1은 실시예에 따르는 차폐된 게이트 트렌치 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자의 단면도를 도시하는 블록도이다.
도 2a 내지 2g는 실시예에 따르는 차폐된 MOSFET 소자의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 2h는 도 2g에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 3은 도 2a 내지 2h에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 4a 내지 4f는 실시예에 따르는 차폐된 MOSFET 소자(400)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 4g는 도 4f에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 5는 도 4a 내지 4g에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 6a 내지 6e는 실시예에 따르는 차폐된 MOSFET 소자(600)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다.
도 6f는 도 6e에 도시된 차폐된 MOSFET 소자의 개념적인 단면도이다.
도 7은 도 6a 내지 6e에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다.
도 1은 실시예에 따르는 차폐된 게이트 트렌치 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 소자의 단면도를 도시하는 블록도이다. 차폐된 게이트 트렌치 MOSFET 소자(100)는 상기 MOSFET 소자가 차폐 전극(140)을 포함하기 때문에 차폐된 MOSFET 소자로 지칭될 수 있다.
도 1에 도시된 바와 같이, (예컨대, N-형의) 에피택셜 층(160)은 기판(162)(예컨대, N+ 기판) 상에 배치된다. 소스 영역들(166)(예컨대, N+ 소스 영역들) 및 바디 영역들(164)(예컨대, 고농도 바디 영역들, P+ 바디 영역들)은 에피택셜 층(160) 내에 형성된 (예컨대, P-형의) 바디 영역들(168) 내에 형성된다. 트렌치(110)는 바디 영역(160)을 통해 연장되고, (에피택셜 영역으로도 지칭될 수 있는) 에피택셜 층(160) 내의 드리프트 영역(167) 및/또는 N+ 기판(미도시)에서 종료한다. 트렌치(110)는 트렌치(110) 내에 그리고 차폐 전극(120)(의 적어도 일부분) 둘레에 배치된 차폐 산화물(130)을 포함하고, 차폐 산화물(130)은 (게이트 산화물 부분으로도 지칭될 수 있는) 게이트 산화물(136)에 의해 (적어도 부분적으로) 둘러싸인 게이트 전극(140) 아래에 배치된다. 일부 실시예들에 따르면, 차폐 전극(120) 및/또는 게이트 전극(140)은 폴리실리콘 물질을 사용하여 형성될 수 있다.
도 1에 도시된 바와 같이, 소스 전극(170)은 차폐된 MOSFET 소자(100) 상에 배치(예컨대, 퇴적, 형성)될 수 있고, 드레인 콘택(150)은 기판(162) 아래에 배치(예컨대, 퇴적, 형성)될 수 있다. 절연 층(190)은 게이트 전극(140)과 소스 전극(170) 사이에 배치될 수 있다. 차폐된 MOSFET 소자(100)는 차폐된 MOSFET 소자(100)의 게이트 전극(140)에 전압(예컨대, 게이트 전압, 게이트-소스 전압)을 인가하여, 소스 영역들(166)과 드레인 콘택(150) 사이에 전류가 흐르도록 게이트 산화물(136)에 인접하게 채널들을 형성함으로써, 차폐된 MOSFET 소자(100)를 턴 온 시키도록 작동하게끔(예컨대, 활성화되게끔) 구성될 수 있다.
도 1에 도시된 바와 같이, 트렌치(110), 차폐 전극(120), 및 게이트 전극(140)은 세로 축(X)을 따라 정렬된다(및/또는 중심이 맞춰진다)(예컨대, 세로 축(X)을 따라 실질적으로 정렬된다). 본 실시예에 따르면, 트렌치(110), 차폐 전극(120) 및 게이트 전극(140)도 세로 축(X) 주변에 실질적으로 중심이 맞춰진다. 세로 축(X)은 기판(162), 에피택셜 층(160) 등이 정렬된(및/또는 중심이 맞춰진) 면(또는 축)에 직교하거나 실질적으로 직교할 수 있다.
본 실시예에 따르면, 차폐된 MOSFET 소자(100) 내의 (점선으로 표시된) 인터-폴리 유전체(IPD) 영역은 (집합적으로 IPD 층을 정의할 수 있는) 여러 층들의 산화물로 구성될 수 있다. 일부 실시예들에 따르면, IPD 영역(180)은 차폐된 MOSFET 소자(100)의 공정(예컨대, 반도체 공정)에서 차폐된 MOSFET 소자(100) 내에 형성되는, 열적 산화물들과 퇴적된 산화물들의 조합을 포함할 수 있다. 도 1에 표시된 바와 같이, IPD 영역(180) 내의 산화물들은 차폐 산화물(130)과 다를(예컨대, 개별적으로 생성될) 수 있다. 예를 들면, 일부 실시예들에 따르면, IPD 영역(180) 내에 포함되는 하나 이상의 산화물들은 차폐 산화물(130)을 형성하는 데 사용되는 공정 단계와 다른(또는 구별되는) 공정 단계들에서 형성될 수 있다.
IPD 영역(180)(또는 이의 일부분들)은 열적 IPD 공정 중에 형성될 수 있는 게이트 전극(140)의 바람직하지 않은 돌출부들(미도시)을 제거 또는 상당히 감소시켜 형성될 수 있다. 일부 실시예들에 따르면, 게이트 전극(140)이 폴리실리콘 물질을 사용하여 형성되는 경우, 상기 돌출부들은 폴리실리콘 돌출부들일 수 있다. 일부 실시예들에 따르면, 게이트 전극(140)의 (도 1에 도시되지 않은) 상기 돌출부들은, 도 1에 도시된 바와 같이 차폐 전극(120)의 옆에(및/또는 인접하게) 위치하는, IPD 영역(180)의 영역들(182) 안으로 연장될 수 있다. 따라서, 상기 돌출부들은 차폐 전극(120)의 상부 표면(122) 아래로 연장될 수 있고, (단면으로 도시될 때) 상대적으로 뾰족한 지점을 갖는 "송곳니(fang)들"을 정의할 수 있다. 게이트 전극(140)의 상기 돌출부들은 (만약 존재한다면) 상대적으로 높은(그리고 바람직하지 않은) 입력 커패시턴스(예컨대, 게이트-소스 커패시턴스(Cgs)) 및/또는 바람직하지 않는 역방향 누설 전류들(예컨대, 게이트 누설 전류들(Igss))을 야기할 수 있다.
따라서, 본 명세서의 설명에 따라 IPD 영역(180)을 형성하여 상기 돌출부들을 제거(또는 감소)하는 것은 감소된 입력 커패시턴스 및/또는 감소된 역방향 누설 전류들을 달성할 수 있다. 또한, 게이트 전극(140)의 바닥 표면(142)은 돌출부들이 없을(실질적으로 없을) 수 있고, 세로 축(X)에 직교(또는 실질적으로 직교)하는 면(Y)을 따라 정렬 또는 실질적으로 정렬된다. 다시 말하자면, 게이트 전극(140)의 바닥 표면(142)은 평평하거나 실질적으로 평평할 수 있다. 일부 실시예들에 따르면, 차폐된 MOSFET 소자(100)와 관련된 공정은, 차폐 산화물(130)만이 필드 산화물로 사용되는 공정과 비교할 때, 차폐된 MOSFET 소자(100)가 일부인 MOSFET 소자들의 어레이 바깥에 더 두꺼운 필드 산화물(미도시)이 가능하게 할 수 있다.
도 1에 도시된 차폐된 MOSFET 소자(100)의 IPD 영역(180)은 다양한 공정 기술들(예컨대, 반도체 공정 기술들)을 사용하여 형성될 수 있다. 예를 들면, 일부 실시예들에 따르면, 차폐 전극(120)이 차폐된 MOSFET 소자(100) 내에 형성된 후에, 차폐 산화물(130)(또는 이의 적어도 일부분)이 에치 백(예컨대, 제거)되어, 트렌치(110)의 실리콘 벽(예컨대, 측벽)(예컨대, 트렌치(110)에 의해 한정되는 실리콘 벽)의 적어도 일부분을 노출하고 차폐 전극(120)의 적어도 일부분(예컨대, 상부)을 노출할 수 있다. (상기 식각에 의해) 차폐 전극(120)의 노출된 부분과 노출된 실리콘은 열적으로 산화될 수 있고(예컨대, 열적으로 산화되어 열적 산화물 층을 형성할 수 있고), 그 후 퇴적된 산화물(예컨대, 퇴적된 산화물 막, 박막 퇴적된 산화물)이 갭들(예컨대, 그렇지 않았으면 돌출부가 형성되었을 갭들)을 매립하는데 사용될 수 있다. 상기 열적 산화물 및/또는 상기 퇴적된 산화물은 IPD 영역(180)의 일부들을 한정할 수 있다. 상기 열적 산화물의 부분들 및/또는 상기 퇴적된 산화물의 부분들은 게이트 산화 전에 트렌치(110)의 상기 실리콘 벽(예컨대, 측벽)을 노출하기 위해 식각될 수 있다. 일부 실시예들에 따르면, 상기 열적 산화물 및/또는 상기 퇴적된 산화물의 상기 부분들이 식각되기 전에, 산화 단계가 수행되어, 상기 퇴적된 산화물을 치밀화하고/하거나, (폴리실리콘 물질로 만들어질 수 있는) 차폐 전극(120)을 계속하여 산화시킬 수 있다.
다른 예로서, 차폐 산화물(130)은 부분적으로 에치 백(예컨대, 부분적으로 제거)되어, 트렌치(110)의 상기 벽(예컨대, 측벽)이 노출되지 않고, 차폐 산화물(130)의 적어도 일부분(예컨대, 상부)에 의해 여전히 덮여질 수 있다. 차폐 산화물(130)의 상기 식각된 영역은 퇴적된 산화물(예컨대, 퇴적된 산화물의 박막 층)로 매립될 수 있다. 상기 퇴적된 산화물은 IPD 영역(180)의 부분들을 한정할 수 있다. 게이트 산화 전에, 상기 퇴적된 산화물의 부분들이 식각되어 트렌치(110)의 상기 실리콘 벽을 노출시킬 수 있다. 일부 실시예들에 따르면, 상기 퇴적된 산화물이 식각되기 전에, 산화 단계가 수행되어 상기 퇴적된 산화물을 치밀화하고/하거나 (폴리실리콘 물질로 이뤄질 수 있는) 차폐 전극(120)을 산화시킬 수 있다.
또 다른 예로서, 차폐 전극(120)이 차폐된 MOSFET 소자(100) 내에 형성된 후에, 차폐 산화물(130)이 에치 백(부분적으로 제거)되어, 트렌치(110)의 상기 실리콘 벽(예컨대, 측벽)(예컨대, 트렌치(110)에 의해 한정되는 상기 실리콘 벽)의 적어도 일부분을 노출시키고, 차폐 전극(120)의 적어도 일부분(예컨대, 상부)을 노출시킬 수 있다. 퇴적된 산화물(예컨대, 퇴적된 산화물 막, 박막 퇴적된 산화물)이 갭들(예컨대, 그렇지 않으면 돌출부가 형성되었을 갭들)을 매립하고, (상기 식각에 의해) 차폐 전극(120)의 노출된 부분과 노출된 실리콘을 덮는데 사용될 수 있다. 상기 퇴적된 산화물은 IPD 영역(180)의 적어도 일부분을 한정할 수 있다. 게이트 산화 전에, 상기 퇴적된 산화물의 부분들이 식각되어 트렌치(110)의 상기 실리콘 벽을 노출시킬 수 있다. 일부 실시예들에 따르면, 상기 퇴적된 산화물이 식각되기 전에, 산화 단계가 수행되어, 상기 퇴적된 산화물을 치밀화하고/하거나, (폴리실리콘 물질로 만들어질 수 있는) 차폐 전극(120)을 계속하여 산화시킬 수 있다. 도 1에 도시된 IPD 영역(180)을 생성하는데 사용될 수 있는 공정 기술들에 관한 더욱 자세한 사항들은 도 2 내지 도 7과 관련하여 설명된다.
일부 실시예들에 따르면, 차폐된 MOSFET 소자(100)와 차폐된 MOSFET 소자(100)와 유사한 다른 MOSFET 소자들(미도시)은 하나 이상의 독립 부품들 내에 포함될 수 있다. 이러한 실시예들에 따르면, 차폐된 MOSFET 소자(100)와 상기 다른 MOSFET 소자들(미도시)은 집합적으로 하나의 MOSFET 소자로 기능할 수 있다.
일부 실시예들에 따르면, 차폐된 MOSFET 소자(100)는, 예컨대, 컴퓨팅 장치(미도시)에 포함될 수 있다. 일부 실시예들에 따르면, 상기 컴퓨팅 장치는 예를 들면 컴퓨터, 개인 휴대 정보 단말기(PDA), 메모리 부품(예컨대, 하드 디스크 드라이브), 호스트 컴퓨터, 전자 측정 장치, 데이터 분석 장치, 휴대 전화, 전원 공급 장치, 자동차 전자 회로, 전자 장치 및/또는 등일 수 있다. 일부 실시예들에 따르면, 차폐된 MOSFET 소자(100)는 부하를 갖는 전자 장치들에 전원 공급 장치를 연결하는 스위치와 같은 다양한 응용제품들에서 사용될 수 있다.
도 1과 관련하여 설명되는 차폐된 MOSFET 소자(100)는 N-형 차폐된 MOSFET 소자이지만, 본 명세서에 설명되는 원리들은 P-형 차폐된 MOSFET 소자로 구현될 수 있다. 예를 들면, p-채널 소자들에 맞추어 도전형(N-형 및 P-형)이 반전될 수 있다.
도 2a 내지 2g는 실시예에 따르는 차폐된 MOSFET 소자(200)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다. 차폐된 MOSFET 소자(200)는 거울 같은 특징들을 갖기 때문에, 차폐된 MOSFET 소자(200)는 한 쪽에 대하여 논의될 것이다. 또한, 도 2a 내지 2g에 도시된 단면도들에 의해 도시되는 공정 시퀀스는 단지 예시적인다. 따라서, 다양한 공정 단계들은 단순화되고/되거나, 중간의 공정 단계들은 도시되지 않는다. 도 2a 내지 2g의 공정에서 산화물들에 대하여 논의되었지만, 일부 실시예들에 따르면, 상기 산화물들은 다른 종류의 유전체 물질로 대체될 수 있다.
도 2a에 도시된 바와 같이, 트렌치(210)는 예컨대 마스킹 및/또는 실리콘 식각 공정 기술들을 사용하여 에피택셜 층(204) 내에 형성된다. 일부 실시예들에 따르면, 트렌치(210)는 예컨대, SF6/He/O2 화학물들과 같은 기체 식각제들을 포함할 수 있는 식각 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 트렌치(210)의 벽들의 각도는 에피택셜 층(204)의 상부 표면에 대하여 약 60도에서 에피택셜 층(204)의 상부 표면에 대하여 약 90도(즉, 수직 측벽)까지의 범위일 수 있다.
일부 실시예들에 따르면, 에피택셜 층(204)은, 예컨대, 도전성(예컨대, 매우 도전성의) n-형 기판(미도시) 상에 배치된 도핑된(예컨대, 상대적으로 약하게 도핑된) n-형 에피택셜 층일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, (차폐된 MOSFET 소자(200)가 형성되는) 에피택셜 층(204)은 상기 기판 상에 형성(예컨대, 한정, 퇴적)될 수 있다. 일부 실시예들에 따르면, 트렌치(210)는 에피택셜 층(204) 내에서 종료하거나 상기 기판(미도시) 내에서 종료하도록 더욱 깊이 연장되도록 구성될 수 있다.
트렌치(210)(예컨대, 트렌치(210)의 벽들 및 바닥)와 트렌치(210)에 인접한 메사 영역(206)의 표면을 라이닝하는 차폐 산화물(230)이 형성된다. 일부 실시예들에 따르면, 상기 차폐 산화물은 대략 800℃ 내지 1200℃(예컨대, 1,150℃)의 상대적으로 높은 온도의 산화(예컨대, 건식 산화)를 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 산화의 상대적으로 높은 온도는 트렌치(210)의 바닥 코너들을 둥글게 만들 수 있다(따라서, 트렌치(210)는 도 2a에 도시된 바와 같이 둥근 바닥을 갖는다). 일부 실시예들에 따르면, 차폐 산화물(230)은 열적으로 형성된(예컨대, 성장된) 산화물 및/또는 퇴적된 산화물의 임의의 조합을 사용하여 형성될 수 있다.
도 2a에 도시된 바와 같이, 폴리실리콘 퇴적 공정 기술을 사용하여 폴리실리콘이 퇴적되어 트렌치(210)를 매립한다. 상기 퇴적된 폴리실리콘은 트렌치(210) 안으로 리세스되어 차폐 전극(220)을 형성할 수 있다. 차폐 전극(220)은 차폐 산화물(230)의 적어도 일부분(231)이 차폐 전극(220)보다 위로 노출되도록, 차폐 산화물(230) 내에 배치된다. 일부 실시예들에 따르면, 차폐 산화물(230)은 100Å 내지 2,500Å 사이(예컨대, 1,250Å)의 두께(예컨대, 트렌치(210) 바닥에서 그리고 차폐 전극(220) 아래에서의 바닥 두께, 트렌치(210)의 벽을 따른 측면 두께)를 가질 수 있다.
(도 2a에 도시된) 차폐 산화물(230)의 노출된 부분들(231)(예컨대, 차폐 전극(220)의 상부 표면(222)보다 높은 차폐 산화물(230)의 부분들)은 제거(예컨대, 식각 공정을 사용하여 제거)되어, 도 2b에 도시된 바와 같이 트렌치(210)의 벽(212)(예컨대, 측벽)의 적어도 일부분이 노출될 수 있다. 다시 말하자면, 도 2b에 도시된 바와 같이, 차폐 산화물(230)은 차폐 전극(220)의 상부 표면(222) 아래로 리세스된다(리세스(235)(예컨대, 홈, 구멍)를 형성한다)(따라서, 차폐 전극(220)의 벽(예컨대, 측벽)의 적어도 일부분이 노출된다). 도 2b에 도시된 바와 같이, 상기 리세스된 부분은 트렌치(210)의 벽(212)(예컨대, 측벽)과 차폐 전극(220)의 벽(예컨대, 측벽) 사이에 연장된다. 차폐 전극(220)이 산화물 성분을 포함하는 일부 실시예들에 따르면, 습식 버퍼드 산화물 식각(BOE, buffered oxide etch)이 트렌치(210)의 벽(212)을 노출하도록 노출된 차폐 산화물(230)을 제거하는데 사용될 수 있다. 도시되지는 않았지만, 일부 실시예들에 따르면, (도 2a에 도시된) 차폐 산화물(230)의 노출된 부분들(231)이 제거된 후에, 열적 산화물이 트렌치(210)의 노출된 벽(212) 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 열적 산화물은 후속 공정 단계들 전에 제거(예컨대, 식각 공정을 사용하여 제거)될 수 있다.
도 2c에 도시된 바와 같이, 열적 산화물 층(232)이 트렌치(212)의 노출된 벽들(212)을 따라, 트렌치(210)에 인접한(예컨대, 트렌치(210)를 한정하는) 메사 영역들(206)의 표면(예컨대, 상부 표면) 상에, 그리고, 차폐 전극(220)의 상부(222) 상에 형성(예컨대, 열적 산화 공정을 사용하여 형성)된다. 상기 열적 산화는 차폐 전극(220)의 상부(222)를 산화시켜 둥근-상부 프로파일을 형성할 수 있다. 차폐 전극(220)의 둥근 상부는 차폐 전극(220)과 (도 2g에 도시되는) 나중에 형성되는 게이트 전극(240) 사이의 영역들에 감소된(예컨대, 최소화된) 전기장을 생성할 수 있다.
도 2c에 도시된 바와 같이, 차폐 전극(220) 옆의(및/또는 차폐 전극(220)에 인접한) 리세스(235)는 열적 산화물 층(232)에 의해 완전히 매립되지 않는다. 대신에, 리세스(233)(예컨대, 구멍, 홈)는 (리세스(235) 내에 컨포멀하게 형성되는) 열적 산화물 층(232)에 의해 한정된다.
일부 실시예들에 따르면, 열적 산화물 층(232)은 저온 습식 산화와 이에 후속하는 고온 건식 산화를 수행함으로써 형성될 수 있다. 일부 실시예들에 따르면, 상기 열적 산화는 대략 100Å 내지 1,500Å의 범위 내의 두께(T1)를 갖는 열적 산화물 층(232)을 생성할 수 있다. 일부 실시예들에 따르면, 열적 산화물 층(232)의 두께(T1)는 1,500Å보다 두껍거나 100Å보다 얇을 수 있다.
일부 실시예들에 따르면, 대략 600℃ 내지 1,000℃(예컨대, 850℃)의 상대적으로 낮은 온도의 열적 산화가 수행되어, 트렌치(210)의 벽(212)을 따라 형성되는 두께(예컨대, 두께(T1)) 및/또는 메사 영역들(206) 상에 형성되는 두께보다, 더 두꺼운 열적 산화물 층(232)이 차폐 전극(220)의 상부를 따라 형성될 수 있다. 이러한 실시예들에 따르면, 1.5:1 내지 2:1의 범위 내의 두께 비율이 바람직할 수 있다. 예를 들어, 일부 실시예들에 따르면, 상기 열적 산화 공정은 상기 차폐 전극의 상부 표면을 따라 대략 1,500Å 내지 2,000Å(예컨대, 1,850Å)의 두께를 갖고, 트렌치(210)의 벽들(212) 및/또는 메사 표면(206)을 따라 대략 1,000Å 내지 1,500Å(예컨대, 1,250Å)의 두께를 갖는 열적 산화물 층(232)을 생성할 수 있다.
도 2d에서, 퇴적된 산화물(234)의 층(예컨대, 컨포멀 층)은 열적 산화물 층(232) 상에 퇴적(예컨대, 형성)될 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물 층(234)은 화학 증착(CVD) 공정 기술들을 사용하여 퇴적될 수 있다. 예를 들면, 퇴적된 산화물(234)은 대략 400℃ 내지 600℃(예컨대, 510℃)의 온도와 대략 300Torr 내지 600Torr(예컨대, 480Torr)의 압력에서, 대기보다 낮은(sub-atmospheric) 화학 증착(SACVD) 테트라에틸오쏘실리케이트(TEOS)/오존 공정을 사용하여 형성될 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(234)이 열적 산화물 층(232) 상에 형성(예컨대, 퇴적)되어, 공극(void)이 발생하지 않을(또는 실질적으로 발생하지 않을) 수 있다. 퇴적된 산화물 층(234)이 형성되어, 리세스(233)는 퇴적된 산화물 층(234)으로 완전히 매립될 수 있다. 리세스(233)가, 매립되지 않는(또는 적어도 부분적으로 매립되는) 경우에는, 게이트 전극(미도시)의 돌출이 생길 수 있다. 다시 말하자면, 차폐 전극(220)의 벽(221)(예컨대, 측벽)의 적어도 일부분에 인접한(및/또는 이의 옆에 위치한) 리세스(233)는 퇴적된 산화물 층(234)으로 완전히 매립된다. 따라서, 퇴적된 산화물 층(234)은 리세스(233) 내에 배치되는 돌출부를 갖는다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(234)을 치밀화할 수도 있다. 일부 실시예들에 따르면, 리플로우 공정이 퇴적된 산화물 층(234)을 리플로우하는데 사용될 수 있으며, 이는 퇴적된 산화물 층(234) 내의 공극 또는 결함을 감소시킬 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(234)의 두께(T2)는 열적 산화물 층(232)의 두께(T1)와 대략 동일하다. 일부 실시예들에 따르면, 퇴적된 산화물 층(234)의 두께(T2)는 열적 산화물 층(232)의 두께(T1)보다 얇거나, 열적 산화물 층(232)의 두께(T1)보다 두껍다. 일부 실시예들에 따르면, 퇴적된 산화물 층(234)의 두께(T2)는 대략 100Å 내지 1,500Å이다. 일부 실시예들에 따르면, 퇴적된 산화물 층(234)의 두께(T2)는 100Å보다 얇거나 1,500Å보다 두꺼울 수 있다. 퇴적된 산화물 층(234)의 두께(T2)는 전체 트렌치가 퇴적된 막으로 매립되는 공정에서 사용될 수 있는 퇴적된 막보다 얇을 수 있다. 이것은 공정 비용을 감소시키고/시키거나, 트렌치 프로파일, 트렌치 매립, 및/또는 상기 퇴적된 막 내의 공극들에 대한 민감도를 제거(또는 감소)할 수 있다.
도 2e에 도시된 바와 같이, 열적 산화물 층(232) 및 퇴적된 산화물 층(234)은 트렌치(210) 안으로 원하는 깊이(D1)만큼 아래로 제거(예컨대, 식각 공정을 이용하여 제거)된다. 일부 실시예들에 따르면, 메사 영역(206) 상에 배치되고 트렌치(210)의 벽(212)(예컨대, 측벽)을 따라 배치되는, 열적 산화물 층(232)의 일부분들 및/또는 퇴적된 산화물 층(234)의 일부분들은 완전히 제거된다. 일부 실시예들에 따르면, 열적 산화물 층(232) 및/또는 퇴적된 산화물 층(234)은 완전히 제거되지 않을 수 있다.
일부 실시예들에 따르면, 열적 산화물 층(232) 및 퇴적된 산화물 층(234)이 식각되어, 차폐 전극(220) 상에 배치되는 열적 산화물 층(232)의 일부분만이 잔존하고, 리세스(233) 내에 매립된 퇴적된 산화물 층(234)의 일부분들만이 잔존할 수 있다. 다시 말하자면, 열적 산화물 층(232) 및 퇴적된 산화물 층(234)이 식각되어, 퇴적된 산화물 층(234) 중 차폐 전극(220)의 위에 위치한 부분은 모두 제거되고, 열적 산화물 층(232) 중 차폐 전극(220) 상에 배치되는 부분만이 잔존한다.
일부 실시예들에 따르면, 열적 산화물 층(232)과 퇴적된 산화물 층(234)의 제거(예컨대, 에치 백)는 등방성 식각 공정(예컨대, 습식 식각 공정)을 사용하여 수행될 수 있다. 일부 실시예들에 따르면, 상기 식각은 원하는 두께(T3)를 얻고/얻거나, 트렌치(210)의 벽(212)(예컨대, 측벽)을 따라 배치되고/되거나 메사 영역(206)의 위에 배치되는 상기 산화물이 완전히 제거되는 것을 보장하기 위해, 건식 이방성 플라즈마 식각 및/또는 습식 식각일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(234)을 치밀화할 수 있다. 일부 실시예들에 따르면, 건식 식각 및 후속하는 치밀화가 수행될 수 있고, 이에 후속하여 습식 식각이 수행될 수 있다.
잔존하는 열적 산화물 층(232)의 부분(들) 및 퇴적된 산화물 층(234)의 부분(들)은 인터-폴리 유전체(IPD) 영역(280) 내에 배치될 수 있다. 따라서, 트렌치(210) 내에 잔존하는 열적 산화물 층(232)의 부분(들) 및 퇴적된 산화물 층(234)의 부분(들)은 집합적으로 (IPD 유전체 또는 스택으로도 지칭될 수 있는) IPD 층을 한정할 수 있다. 일부 실시예들에 따르면, IPD 영역(280) 내의 상기 IPD 층의 두께(T3)는 대략 100Å 내지 1,500Å의 범위 내일 수 있다. 일부 실시예들에 따르면, IPD 영역(280) 내의 상기 IPD 층의 두께(T3)는 1,500Å보다 두껍거나 100Å보다 얇을 수 있다. (적어도 열적 산화물 층(232)과 퇴적된 산화물 층(234)의 일부의 부분들을 포함할 수 있는) 차폐 전극(220)의 벽(예컨대, 측벽)의 옆에 위치한 IPD 영역(280) 내의 상기 IPD 층의 두께(T4)는 차폐 전극(220) 위에 배치되는 (열적 산화물 층(232)과 퇴적된 산화물 층(234) 모두로부터의 부분들을 포함하지 않을 수 있는) IPD 영역(280) 내의 상기 IPD 층의 두께(T3)보다 두꺼울 수 있다.
도 2e에 도시된 바와 같이, IPD 영역(280) 내의 상기 IPD 층의 부분(239)은 둥근 표면(예컨대, 둥근 형상의 상부 표면)을 가질 수 있다. 일부 실시예들에 따르면, 상기 IPD 층의 부분(239)은 차폐 전극(220)의 상부 표면(222)의 형상과 컨포멀한 형상을 가질 수 있다.
일부 실시예들에 따르면, (열적 산화물 층(232)의 적어도 일부분과 퇴적된 산화물 층(234)의 적어도 일부분에 의해 한정되는) IPD 영역(280) 내의 상기 IPD 층은 실질적으로 평평한 상부 표면을 가질 수 있다. 다시 말하자면, IPD 영역(280) 내의 상기 IPD 층의 상부 표면은, 트렌치(210)가 정렬되는(및/또는 중심이 맞춰지는) (도 2g에 도시된 세로 축(B)과 같은) 세로 축에 직교(또는 실질적으로 직교)하는 면을 따라 정렬될(및/또는 중심이 맞춰질)(또는 실질적으로 정렬될) 수 있다.
일부 실시예들에 따르면, IPD 영역(280) 내의 차폐 전극(220) 상에 배치되는 상기 산화물들의 두께(T3)는 (도 2d에 도시되는) 두께(T1) 및/또는 (도 2d에 도시되는) 두께(T3)보다 두껍거나 이와 동일할 수 있다. 일부 실시예들에 따르면, IPD 영역(280) 내의 차폐 전극(220) 상에 배치되는 상기 산화물들의 두께(T3)는 (도 2d에 도시되는) 두께(T1) 및/또는 (도 2d에 도시되는) 두께(T3)보다 얇을 수 있다.
일부 실시예들에 따르면, 도 2e에서 노출되는 트렌치(210)의 벽(212)(예컨대, 측벽)의 부분은 도 2b에서 노출되는 트렌치(210)의 벽(212)의 부분과 다를 수 있다. 예를 들면, 도 2e에서 노출되는 트렌치(210)의 벽(212)의 부분의 길이는 도 2b에서 노출되는 트렌치(210)의 벽(212)의 부분의 길이보다 짧을 수 있다.
도 2f에 도시된 바와 같이, 트렌치(210)의 노출된 벽(212)을 따라, IPD 영역(280) 내의 상기 IPD 층의 위에, 그리고 트렌치(206)에 인접한 메사 영역들(206) 상에 연장되는 게이트 산화물 층(236)이 형성된다. 상기 IPD의 형성은 게이트 산화물 층(236)의 형성과 분리될 수 있기 때문에, 게이트 산화물 층(236)은 원하는 특성을 갖도록 독립적으로 최적화될 수 있다.
일부 실시예들에 따르면, 게이트 산화물 층(236)의 두께(T5)는 (도 2e에 도시되는) 두께(T3), (도 2d에 도시되는) 열적 산화물 층(232)의 두께(T1) 및/또는 (도 2d에 도시되는) 퇴적된 산화물 층(234)의 두께(T2)보다 두껍거나 이와 동일할 수 있다. 예를 들면, 게이트 산화물 층(236)의 두께(T5)는 열적 산화물 층(232)의 두께(T1)와 대략 동일할 수 있다. 일부 실시예들에 따르면, 게이트 산화물 층(236)의 두께(T5)는 (도 2e에 도시되는) 두께(T3), (도 2d에 도시되는) 열적 산화물 층(232)의 두께(T1) 및/또는 (도 2d에 도시되는) 퇴적된 산화물 층(234)의 두께(T2)보다 얇을 수 있다.
도 2g에 도시된 바와 같이, 폴리실리콘이 상기 트렌치 내에 퇴적되어 게이트 전극(240)의 적어도 일부분을 형성할 수 있다. 일부 실시예들에 따르면, 게이트 전극(240)이 에치 백되어, 게이트 전극(240)은 트렌치(210) 안으로 리세스될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 메사 영역(206) 위로 연장되는 게이트 산화물 층(236)은 바디 임플란트 및/또는 소스 임플란트에 적합한 두께로 식각될 수 있다. 일부 실시예들에 따르면, 블랭킷(blanket) 바디 임플란트 및 드라이브-인(drive-in) 공정이 수행되어, 에피택셜 층(204)의 상부를 따라 p-형 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 마스킹 층(미도시)과 함께 소스 임플란트가 사용되어, 트렌치(210)의 옆에 하나 이상의 소스 영역들을 형성할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 절연 층(미도시)이 하나 이상의 공정 기술들을 사용하여 차폐된 MOSFET 소자(200) 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG), 포스포실리케이트(phosphosilicate glass)(PSG), 또는 보로실리케이트 유리(borosilicate glass)(BSG) 물질들을 포함하는 유전체 물질일 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 원하는 두께를 얻을 때까지 예컨대 CVD 공정을 이용하여 퇴적될 수 있다. 일부 실시예들에 따르면, 마스킹 층에 의해 한정되는 하나 이상의 바디 영역들 및/또는 하나 이상의 소스 영역들의 표면들을 노출시키기 위해 상기 절연층의 적어도 일부의 부분들을 제거하는데 상기 마스킹 층이 사용될 수 있다. 이러한 실시예들에 따르면, 실리콘 식각(예컨대, 건식 식각)이 수행되어 상기 노출된 표면 영역들을 리세스시킬 수 있다. 상기 리세스된 실리콘 영역들은 콘택 개구부들로 기능하거나, 콘택 개구부들이 배치될 수 있게 할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 고농도 바디 임플란트가 수행되어, 하나 이상의 바디 영역들 내에 하나 이상의 자기-정렬된 p-형 고농도 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 상기 절연 층의 리플로우가 수행되어, 상기 콘택 개구부들을 위해 바람직한 종횡비 및/또는 금속 층을 위해 바람직한 계단 도포성(step coverage)을 얻을 수 있으며, 상기 금속 층은 하나 이상의 고농도 바디 영역들 및/또는 하나 이상의 소스 영역들에 대한 전기적 콘택을 허용하기 위해 후속 단계에서 형성될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 드레인이 차폐된 MOSFET 소자(200)의 기판의 바닥 부분 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 하나 이상의 콘택 영역들이 차폐된 MOSFET 소자(200) 상에 형성되기 전에 또는 후에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 그라인딩, 연마 및/또는 식각과 같은 공정들을 사용하여 상기 기판의 배면을 박막화함으로써, 배면 상에 형성될 수 있다. 일부 실시예들에 따르면, 도전 층이 상기 드레인의 상기 도전 층이 원하는 두께로 형성될 때까지, 상기 기판의 배면 상에 퇴적될 수 있다.
도 2a 내지 2g에 도시되는 단면도들에 의해 도시되는 공정 시퀀스는 오로지 예시적이며, 여러 단계들이 도시된 것과 다른 시퀀스로 수정되고/되거나 수행될 수 있다. 본 도면들과 관련하여 설명되는 도전형들은 n-채널 차폐된 MOSFET 소자에 관한 것이지만, 일부 실시예들에 따르면, 상기 도전형들은 p-채널 차폐된 MOSFET 소자를 제조하기 위해 반전될 수 있다.
도 2h는 도 2g에 도시된 면(A)을 따라 절취한 차폐된 MOSFET 소자(200)의 개념적인 단면도이다. 도 2h에 도시된 바와 같이, (면(A)과 교차하는) 열적 산화물 층(232)의 제1 부분은 차폐 전극(220)에 연결되고 차폐 전극(220) 둘레에 배치된다. 또한, (면(A)과 교차하는) 퇴적된 산화물 층(234)의 부분은 열적 산화물 층9232)의 상기 제1 부분과 열적 산화물 층(232)의 제2 부분 사이에 배치된다. 이러한 실시예에 따르면, (면(A)과 교차하는) 퇴적된 산화물 층(234)은 차폐 전극(220) 둘레에(열적 산화물 층(232)의 링들 사이에) 동심원의 링(예컨대, 원주(perimeter))을 한정한다.
도 3은 도 2a 내지 2h에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다. 도 3에 도시된 바와 같이, 차폐 유전체가 반도체의 에피택셜 층 내의 트렌치 내에 형성된다(블록(310)). 상기 트렌치는 상기 반도체의 에피택셜 층 내에서 수직 방향일 수 있다. 일부 실시예들에 따르면, 상기 에피택셜 층은 기판 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체(예컨대, 도 2a에 도시된 차폐 유전체(230))는 열적 산화물 및 퇴적된 산화물의 임의의 조합일 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체는 상기 트렌치 내에서 상대적으로 균일한 두께를 가질 수 있다.
차폐 전극이 상기 차폐 유전체 내에 형성된다(블록(320)). 일부 실시예들에 따르면, 상기 차폐 전극(예컨대, 도 2a에 도시된 차폐 전극(220))은 상기 차폐 유전체 내에 퇴적되는 폴리실리콘 전극일 수 있다.
상기 차폐 유전체의 일부분이 제거되어 상기 트렌치의 벽의 일부분이 노출된다(블록(330)). 일부 실시예들에 따르면, 상기 차폐 유전체의 상부가 제거되어 (도 2b에 도시된 바와 같이) 상기 트렌치의 상기 벽의 상기 일부분이 노출된다. 일부 실시예들에 따르면, 상기 차폐 전극의 벽의 옆에 배치되는 상기 차폐 유전체의 부분이 리세스되어, (상기 차폐 전극의 상부 표면 및 상기 차폐 전극의 상기 벽의 적어도 일부분을 포함하는) 상기 차폐 전극의 일부분이 노출된다.
제1 인터-폴리 유전체가 상기 트렌치 내에 형성된다(블록(340)). 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체는 열적 산화물(예컨대, 열적 산화물 층(232))일 수 있다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체가 상기 트렌치 내에 형성되어, 상기 제1 인터-폴리 유전체는 노출되었던 상기 차폐 전극과 노출되었던 상기 트렌치의 벽의 임의 부분들을 완전히 덮는다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체는 퇴적된 산화물이거나 이를 포함할 수 있다. 일부 실시예들에 따르면, 상기 차폐 전극 옆에 위치한 리세스(예컨대, 도 2b에 도시된 리세스(235))는 상기 제1 인터-폴리 유전체에 의해 완전히 매립되지 않을 수 있다.
제2 인터-폴리 유전체가 상기 트렌치 내에 형성된다(블록(350)). 일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체는 퇴적된 산화물(예컨대, 퇴적된 산화물 층(234))일 수 있다. 일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체는 열적 산화물이거나 이를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체가 완전히 덮이도록 상기 제2 인터-폴리 유전체가 상기 트렌치 내에 형성될 수 있다. 일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체는 상기 차폐 전극의 옆에 임의의 리세스들(예컨대, 도 2c에 도시된 리세스(233))을 완전히 매립하도록 구성될 수 있다.
상기 트렌치의 상기 벽의 상기 일부분이 노출되도록, 상기 제1 인터-폴리 유전체의 일부분과 상기 제2 인터-폴리 유전체의 일부분이 제거된다(블록(360)). (상기 트렌치가 정렬되는(및/또는 중심이 맞춰지는) 세로 축에 실질적으로 직교하는) 상대적으로 평평한 표면이 형성될 수 있도록, 상기 제1 인터-폴리 유전체의 일부분과 상기 제2 인터-폴리 유전체의 일부분이 제거될 수 있다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체 및/또는 상기 제2 인터-폴리 유전체는 집합적으로 상기 차폐된 MOSFET 소자의 IPD 영역 내에 IPD 층을 한정할 수 있다.
게이트 유전체 및 게이트 전극이 형성된다(블록(370)). 일부 실시예들에 따르면, 상기 게이트 유전체는 열적 산화 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 전극은 폴리실리콘 물질을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 유전체의 두께는 상기 차폐 전극 상에 배치되는 (그리고, 상기 제1 인터-폴리 유전체의 적어도 일부분 및/또는 상기 제2 인터-폴리 유전체의 적어도 일부분에 의해 형성되는) IPD 층의 두께보다 얇을 수 있다.
도 4a 내지 4f는 실시예에 따르는 차폐된 MOSFET 소자(400)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다. 차폐된 MOSFET 소자(400)는 거울 같은 특징들을 갖기 때문에, 차폐된 MOSFET 소자(400)는 한 쪽에 대하여 논의될 것이다. 또한, 도 4a 내지 4f에 도시된 단면도들에 의해 도시되는 공정 시퀀스는 단지 예시적인다. 따라서, 다양한 공정 단계들은 단순화되고/되거나, 중간의 공정 단계들은 도시되지 않는다. 도 4a 내지 4f의 공정에서 산화물들에 대하여 논의되었지만, 일부 실시예들에 따르면, 상기 산화물들은 다른 종류의 유전체 물질로 대체될 수 있다.
도 4a에 도시된 바와 같이, 트렌치(410)는 예컨대 마스킹 및/또는 실리콘 식각 공정 기술들을 사용하여 에피택셜 층(404) 내에 형성된다. 일부 실시예들에 따르면, 트렌치(410)는 예컨대, SF6/He/O2 화학물들과 같은 기체 식각제들을 포함할 수 있는 식각 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 트렌치(410)의 벽들의 각도는 에피택셜 층(404)의 상부 표면에 대하여 약 60도에서 에피택셜 층(404)의 상부 표면에 대하여 약 90도(즉, 수직 측벽)까지의 범위일 수 있다.
일부 실시예들에 따르면, 에피택셜 층(404)은, 예컨대, 도전성(예컨대, 매우 도전성의) n-형 기판(미도시) 상에 배치된 도핑된(예컨대, 상대적으로 약하게 도핑된) n-형 에피택셜 층일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, (차폐된 MOSFET 소자(400)가 형성되는) 에피택셜 층(404)은 상기 기판 상에 형성(예컨대, 한정, 퇴적)될 수 있다. 일부 실시예들에 따르면, 트렌치(410)는 에피택셜 층(404) 내에서 종료하거나 상기 기판(미도시) 내에서 종료하도록 더욱 깊이 연장되도록 구성될 수 있다.
트렌치(410)(예컨대, 트렌치(410)의 벽들 및 바닥)와 트렌치(410)에 인접한 메사 영역(406)의 표면을 라이닝하는 차폐 산화물(430)이 형성된다. 일부 실시예들에 따르면, 상기 차폐 산화물은 대략 800℃ 내지 1200℃(예컨대, 1,150℃)의 상대적으로 높은 온도의 산화(예컨대, 건식 산화)를 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 산화의 상대적으로 높은 온도는 트렌치(410)의 바닥 코너들을 둥글게 만들 수 있다(따라서, 트렌치(410)는 도 4a에 도시된 바와 같이 둥근 바닥을 갖는다). 일부 실시예들에 따르면, 차폐 산화물(430)은 열적으로 형성된(예컨대, 성장된) 산화물 및/또는 퇴적된 산화물의 임의의 조합을 사용하여 형성될 수 있다.
도 4a에 도시된 바와 같이, 폴리실리콘 퇴적 공정 기술을 사용하여 폴리실리콘이 퇴적되어 트렌치(410)를 매립할 수 있다. 상기 퇴적된 폴리실리콘은 트렌치(410) 안으로 리세스되어 차폐 전극(420)을 형성할 수 있다. 차폐 전극(420)은 차폐 산화물(430)의 적어도 일부분(431)이 차폐 전극(420)보다 위로 노출되도록, 차폐 산화물(430) 내에 배치된다. 일부 실시예들에 따르면, 차폐 산화물(430)은 100Å 내지 2,500Å 사이(예컨대, 1,250Å)의 두께(예컨대, 트렌치(410) 바닥에서 그리고 차폐 전극(420) 아래에서의 바닥 두께, 트렌치(410)의 벽을 따른 측면 두께)를 가질 수 있다.
도 4b에 도시된 바와 같이, (도 4a에 도시된) 차폐 산화물(430)의 노출된 부분들(431)의 일부분(예컨대, 차폐 전극(420)의 상부 표면(422)보다 위에 위치한 차폐 산화물(430)의 부분들)은 제거(예컨대, 식각 공정을 사용하여 제거)될 수 있다. 다시 말하자면, 도 4b에 도시된 바와 같이, 차폐 산화물(430)은 차폐 전극(420)의 상부 표면(422) 아래로 리세스된다(리세스(435)(예컨대, 홈, 구멍)를 형성한다). 본 실시예에 따르면, 트렌치(410)의 벽(412)(예컨대, 측벽)이 차폐 산화물(430)의 부분(437)에 의해 덮여(예컨대, 노출되지 않게끔) 있도록, 차폐 산화물(430)의 상기 일부분이 제거된다. 따라서, 상기 리세스된 부분은 차폐 전극(420)과 차폐 전극(420)의 벽(예컨대, 측벽) 사이에 연장된다. 차폐 전극(420)이 산화물 성분을 포함하는 일부 실시예들에 따르면, 습식 버퍼드 산화물 식각(BOE, buffered oxide etch)이 트렌치(410)의 벽(412)을 노출하도록 노출된 차폐 산화물(430)을 제거하는데 사용될 수 있다.
도 4c에 도시된 바와 같이, 퇴적된 산화물(434)의 층(예컨대, 컨포멀 층)은 차폐 전극(420)의 상기 노출된 부분과 차폐 산화물(430)의 부분(437) 상에 퇴적(예컨대, 형성)될 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)은 화학 증착(CVD) 공정 기술들을 사용하여 퇴적될 수 있다. 예를 들면, 퇴적된 산화물(434)은 대략 400℃ 내지 600℃(예컨대, 510℃)의 온도와 대략 400Torr 내지 600Torr(예컨대, 480Torr)의 압력에서, 대기보다 낮은(sub-atmospheric) 화학 증착(SACVD) 테트라에틸오쏘실리케이트(TEOS)/오존 공정을 사용하여 형성될 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(434)이 형성(예컨대, 퇴적)되어, 공극(void)이 발생하지 않을(또는 실질적으로 발생하지 않을) 수 있다. 퇴적된 산화물 층(434)이 형성되어, 리세스(435)는 퇴적된 산화물 층(434)으로 완전히 매립될 수 있다. 리세스(435)가, 매립되지 않는(또는 적어도 부분적으로 매립되는) 경우에는, 게이트 전극(미도시)의 돌출이 생길 수 있다. 다시 말하자면, 차폐 전극(420)의 벽(421)(예컨대, 측벽)의 적어도 일부분에 인접한(및/또는 이의 옆에 위치한) 리세스(435)는 퇴적된 산화물 층(434)으로 완전히 매립된다. 따라서, 퇴적된 산화물 층(434)은 리세스(435) 내에 배치되는 돌출부를 갖는다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(434)을 치밀화할 수도 있다. 일부 실시예들에 따르면, 리플로우 공정이 퇴적된 산화물 층(434)을 리플로우하는데 사용될 수 있으며, 이는 퇴적된 산화물 층(434) 내의 공극 또는 결함을 감소시킬 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 차폐 산화물(430)의 부분(437)의 두께(U1)와 대략 동일하다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 차폐 산화물(430)의 부분(437)의 두께(U1)보다 얇거나, 차폐 산화물(430)의 부분(437)의 두께(T1)보다 두껍다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 대략 100Å 내지 1,500Å이다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 100Å보다 얇거나 1,500Å보다 두꺼울 수 있다. 퇴적된 산화물 층(434)의 두께(U2)는 전체 트렌치가 퇴적된 막으로 매립되는 공정에서 사용될 수 있는 퇴적된 막보다 얇을 수 있다. 이것은 공정 비용을 감소시키고/시키거나, 트렌치 프로파일, 트렌치 매립, 및/또는 상기 퇴적된 막 내의 공극들에 대한 민감도를 제거(또는 감소)할 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 리세스(435)를 매립(예컨대, 완전히 매립)하도록 한정될 수 있다. 따라서, 퇴적된 산화물 층(434)의 두께(U2)는 (차폐 전극(420)과 트렌치(410)의 벽 사이에 배치되는) 차폐 산화물(430)의 두께(U3)보다 얇거나 이와 동일할 수 있다. 차폐 산화물(430)의 두께(U3)는 차폐 전극(420) 아래의 차폐 산화물(430)의 두께와 대략 동일할 수 있다. 다시 말하자면, 퇴적된 산화물 층(434)의 두께(U2)가 차폐 산화물(430)의 두께(U3)보다 얇을 경우, 리세스(435)는 퇴적된 산화물 층(434)에 의해 완전히 매립될 수 있다. 일부 실시예들에 따르면, 리세스(435)를 매립하는 퇴적된 산화물 층(434)의 두께(U2)는 리세스(435)의 개구의 폭의 절반보다 작을 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)의 두께(U2)는 트렌치(410)의 개구의 폭(E1)의 절반보다 작을 수 있다.
도 4c에 도시되지는 않았지만, 일부 실시예들에 따르면, 퇴적된 산화물(434)가 퇴적되기 전에 열적 산화물 층이 형성될 수 있다. 따라서, 차폐된 MOSFET 소자(400)의 공정은 도 2c 및 2d와 관련된 공정으로 수정될 수 있다. 구체적으로, 열적 산화물 층(미도시)은 차폐 전극(420)의 노출된 부분과 차폐 산화물(430)의 부분(437)의 위에 형성(예컨대, 열적 산화 공정을 사용하여 형성)될 수 있다. 이러한 실시예들에 따르면, 상기 열적 산화는 차폐 전극(420)의 상부(422)를 산화시켜, 둥근-상부 프로파일을 생성할 수 있다. 차폐 전극(420)의 둥근 상부는 차폐 전극(420)과 (도 4f에 도시되는) 나중에 형성되는 게이트 전극(440) 사이의 영역들에 감소된(예컨대, 최소화된) 전기장을 생성할 수 있다.
상기 열적 산화물 층(미도시)이 형성된 후에, 퇴적된 산화물 층(434)이 상기 열적 산화물 층 상에 형성될 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물 층(434)은 화학 증착(CVD) 공정 기술들을 사용하여 퇴적될 수 있다. 예를 들면, 퇴적된 산화물(434)은 대략 400℃ 내지 600℃(예컨대, 510℃)의 온도와 대략 400Torr 내지 600Torr(예컨대, 480Torr)의 압력에서, 대기보다 낮은(sub-atmospheric) 화학 증착(SACVD) 테트라에틸오쏘실리케이트(TEOS)/오존 공정을 사용하여 형성될 수 있다.
퇴적된 산화물 층(434)이 상기 열적 산화물 층(미도시) 상에 형성된 후에, 공정은 상기 열적 산화물 층이 퇴적된 산화물 층(434)과 함께 처리될 것이라는 점을 제외하고 도 4d 내지 4f에 따라 진행할 수 있다. 도시되지는 않았지만, 일부 실시예들에 따르면, 퇴적된 산화물 층(434)과 열적 산화물 층(미도시)의 형성은 뒤바뀔 수 있다.
도 4d에 도시된 바와 같이, (도 4c에 도시되는) 차폐 산화물(430)의 부분(437)과 퇴적된 산화물 층(434)은 트렌치(410) 안으로 원하는 깊이(E2)만큼 아래로 제거(예컨대, 식각 공정을 이용하여 제거)된다. 일부 실시예들에 따르면, 메사 영역(406) 상에 배치되고 트렌치(410)의 벽(412)(예컨대, 측벽)을 따라 배치되는, 차폐 산화물(430)의 부분들(437) 및/또는 퇴적된 산화물 층(434)의 일부분들은 완전히 제거된다. 일부 실시예들에 따르면, 차폐 산화물(430)의 부분(437) 및/또는 퇴적된 산화물 층(434)은 완전히 제거되지 않을 수 있다.
일부 실시예들에 따르면, 차폐 산화물(430)의 부분(437)과 퇴적된 산화물 층(434)의 제거(예컨대, 에치 백)는 등방성 식각 공정(예컨대, 습식 식각 공정)을 사용하여 수행될 수 있다. 일부 실시예들에 따르면, 상기 식각은 원하는 두께(U4)를 얻고/얻거나, 트렌치(410)의 벽(412)(예컨대, 측벽)을 따라 배치되고/되거나 메사 영역(406)의 위에 배치되는 상기 산화물이 완전히 제거되는 것을 보장하기 위해, 건식 이방성 플라즈마 식각 및/또는 습식 식각일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(434)을 치밀화할 수 있다. 일부 실시예들에 따르면, 건식 식각 및 후속하는 치밀화가 수행될 수 있고, 이에 후속하여 습식 식각이 수행될 수 있다.
잔존하는 차폐 산화물(430)의 부분(437)의 부분(들) 및 퇴적된 산화물 층(434)의 부분(들)은 인터-폴리 유전체(IPD) 영역(480) 내에 배치될 수 있다. 따라서, 트렌치(410) 내에 잔존하는 차폐 산화물(430)의 부분(437)의 부분(들) 및 퇴적된 산화물 층(434)의 부분(들)은 집합적으로 (IPD 유전체 또는 스택으로도 지칭될 수 있는) IPD 층을 한정할 수 있다. 일부 실시예들에 따르면, IPD 영역(480) 내의 상기 IPD 층의 두께(U4)는 대략 100Å 내지 1,500Å의 범위 내일 수 있다. 일부 실시예들에 따르면, IPD 영역(480) 내의 상기 IPD 층의 두께(U4)는 1,500Å보다 두껍거나 100Å보다 얇을 수 있다. (적어도 차폐 산화물(430)의 부분(437)과 퇴적된 산화물 층(434)의 일부의 부분들을 포함할 수 있는) 차폐 전극(420)의 벽(예컨대, 측벽)의 옆에 위치한 IPD 영역(480) 내의 상기 IPD 층의 두께(U5)는 차폐 전극(420) 위에 배치되는 (퇴적된 산화물 층(434)만을 포함할 수 있는) IPD 영역(480) 내의 상기 IPD 층의 두께(U4)보다 두꺼울 수 있다.
도 4d에 도시된 바와 같이, IPD 영역(480) 내의 상기 IPD 층의 부분(439)은 둥근 표면(예컨대, 둥근 형상의 상부 표면)을 가질 수 있다. 일부 실시예들에 따르면, 상기 IPD 층의 부분(439)은 차폐 전극(420)의 상부 표면(422)의 형상과 컨포멀한 형상을 가질 수 있다.
일부 실시예들에 따르면, (차폐 산화물(430)의 부분(437)의 적어도 일부분과 퇴적된 산화물 층(434)의 적어도 일부분에 의해 집합적으로 한정되는) IPD 영역(480) 내의 상기 IPD 층은 실질적으로 평평한 상부 표면을 가질 수 있다. 일부 실시예들에 따르면, (차폐 산화물(430)의 부분(437)의 적어도 일부분과 퇴적된 산화물 층(434)의 적어도 일부분에 의해 한정되는) IPD 영역(480) 내의 상기 IPD 층은 실질적으로 평평한 상부 표면을 가질 수 있다. 다시 말하자면, IPD 영역(480) 내의 상기 IPD 층의 상부 표면은, 트렌치(410)가 정렬되는(및/또는 중심이 맞춰지는) (도 4e에 도시된 세로 축(C)과 같은) 세로 축에 직교(또는 실질적으로 직교)하는 면을 따라 정렬될(및/또는 중심이 맞춰질)(또는 실질적으로 정렬될) 수 있다.
도 4e에 도시된 바와 같이, 트렌치(410)의 노출된 벽(412)을 따라, IPD 영역(480) 내의 상기 IPD 층의 위에, 그리고 트렌치(406)에 인접한 메사 영역들(406) 상에 연장되는 게이트 산화물 층(436)이 형성된다. 상기 IPD의 형성은 게이트 산화물 층(436)의 형성과 분리될 수 있기 때문에, 게이트 산화물 층(436)은 원하는 특성을 갖도록 독립적으로 최적화될 수 있다.
일부 실시예들에 따르면, 게이트 산화물 층(436)의 두께(U6)는 (도 4c에 도시되는) 차폐 전극(430)의 부분(437)의 두께(U1), (도 4c에 도시되는) 퇴적된 산화물 층(434)의 두께(U2) 및/또는 (도 4d에 도시되는) 퇴적된 산화물 층(434)의 두께(U4)보다 두껍거나 이와 동일할 수 있다. 예를 들면, 게이트 산화물 층(436)의 두께(U6)는 퇴적된 산화물 층(434)의 두께(U4)와 대략 동일할 수 있다. 일부 실시예들에 따르면, 게이트 산화물 층(436)의 두께(U6)는 (도 4c에 도시되는) 차폐 전극(430)의 부분(437)의 두께(U1), (도 4c에 도시되는) 퇴적된 산화물 층(434)의 두께(U2) 및/또는 (도 4d에 도시되는) 퇴적된 산화물 층(434)의 두께(U4)보다 얇을 수 있다.
도 4f에 도시된 바와 같이, 폴리실리콘이 상기 트렌치 내에 퇴적되어 게이트 전극(440)의 적어도 일부분을 형성할 수 있다. 일부 실시예들에 따르면, 게이트 전극(440)이 에치 백되어, 게이트 전극(440)은 트렌치(410) 안으로 리세스될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 메사 영역(406) 위로 연장되는 게이트 산화물 층(436)은 바디 임플란트 및/또는 소스 임플란트에 적합한 두께로 식각될 수 있다. 일부 실시예들에 따르면, 블랭킷(blanket) 바디 임플란트 및 드라이브-인(drive-in) 공정이 수행되어, 에피택셜 층(404)의 상부를 따라 p-형 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 마스킹 층(미도시)과 함께 소스 임플란트가 사용되어, 트렌치(410)의 옆에 하나 이상의 소스 영역들을 형성할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 절연 층(미도시)이 하나 이상의 공정 기술들을 사용하여 차폐된 MOSFET 소자(400) 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG), 포스포실리케이트(phosphosilicate glass)(PSG), 또는 보로실리케이트 유리(borosilicate glass)(BSG) 물질들을 포함하는 유전체 물질일 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 원하는 두께를 얻을 때까지 예컨대 CVD 공정을 이용하여 퇴적될 수 있다. 일부 실시예들에 따르면, 마스킹 층에 의해 한정되는 하나 이상의 바디 영역들 및/또는 하나 이상의 소스 영역들의 표면들을 노출시키기 위해 상기 절연층의 적어도 일부의 부분들을 제거하는데 상기 마스킹 층이 사용될 수 있다. 이러한 실시예들에 따르면, 실리콘 식각(예컨대, 건식 식각)이 수행되어 상기 노출된 표면 영역들을 리세스시킬 수 있다. 상기 리세스된 실리콘 영역들은 콘택 개구부들로 기능하거나, 콘택 개구부들이 배치될 수 있게 할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 고농도 바디 임플란트가 수행되어, 하나 이상의 바디 영역들 내에 하나 이상의 자기-정렬된 p-형 고농도 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 상기 절연 층의 리플로우가 수행되어, 상기 콘택 개구부들을 위해 바람직한 종횡비 및/또는 금속 층을 위해 바람직한 계단 도포성(step coverage)을 얻을 수 있으며, 상기 금속 층은 하나 이상의 고농도 바디 영역들 및/또는 하나 이상의 소스 영역들에 대한 전기적 콘택을 허용하기 위해 후속 단계에서 형성될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 드레인이 차폐된 MOSFET 소자(400)의 기판의 바닥 부분 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 하나 이상의 콘택 영역들이 차폐된 MOSFET 소자(400) 상에 형성되기 전에 또는 후에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 그라인딩, 연마 및/또는 식각과 같은 공정들을 사용하여 상기 기판의 배면을 박막화함으로써, 배면 상에 형성될 수 있다. 일부 실시예들에 따르면, 도전 층이 상기 드레인의 상기 도전 층이 원하는 두께로 형성될 때까지, 상기 기판의 배면 상에 퇴적될 수 있다.
도 4a 내지 4f에 도시되는 단면도들에 의해 도시되는 공정 시퀀스는 오로지 예시적이며, 여러 단계들이 도시된 것과 다른 시퀀스로 수정되고/되거나 수행될 수 있다. 본 도면들과 관련하여 설명되는 도전형들은 n-채널 차폐된 MOSFET 소자에 관한 것이지만, 일부 실시예들에 따르면, 상기 도전형들은 p-채널 차폐된 MOSFET 소자를 제조하기 위해 반전될 수 있다.
도 4g는 도 4f에 도시된 면(D)을 따라 절취한 차폐된 MOSFET 소자(400)의 개념적인 단면도이다. 도 4g에 도시된 바와 같이, (면(D)과 교차하는) 퇴적된 산화물 층(434)의 부분은 차폐 산화물(430)과 차폐 전극(420) 사이에 배치된다. 이러한 실시예에 따르면, 퇴적된 산화물 층(434)은 차폐 전극(420) 둘레에 링(예컨대, 원주(perimeter))을 한정한다. MOSFET 소자(400)의 공정이 퇴적된 산화물 층(434)을 형성하기 전에 열적 산화물 층(미도시)을 형성하는 것으로 수정되는 실시예들에 따르면, 상기 열적 산화물 층은 퇴적된 산화물 층(434)과 차폐 산화물(430) 사이에 배치될 것이다.
도 5는 도 4a 내지 4g에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다. 도 5에 도시된 바와 같이, 차폐 전극이 반도체의 에피택셜 층의 트렌치 내에 배치되는 차폐 유전체 내에 형성된다(블록(510)). 상기 트렌치는 상기 반도체의 에피택셜 층 내에서 수직 방향일 수 있다. 일부 실시예들에 따르면, 상기 에피택셜 층은 기판 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체(예컨대, 도 4a에 도시된 차폐 유전체(430))는 열적 산화물 및 퇴적된 산화물의 임의의 조합일 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체는 상기 트렌치 내에서 상대적으로 균일한 두께를 가질 수 있다. 일부 실시예들에 따르면, 상기 차폐 전극(예컨대, 도 4a에 도시된 차폐 전극(420))은 상기 차폐 유전체 내에 퇴적되는 폴리실리콘 전극일 수 있다.
상기 트렌치의 벽에 연결된 상기 차폐 유전체의 제2 부분이 잔존하도록 상기 차폐 전극의 위에 배치되는 상기 차폐 유전체의 제1 부분이 제거된다(블록(520)). 일부 실시예들에 따르면, 상기 차폐 전극의 상기 제1 부분은 식각 공정을 사용하여 제거될 수 있다. 일부 실시예들에 따르면, 상기 차폐 전극의 벽의 옆에 배치되는 상기 차폐 유전체의 부분이 리세스되어, (상기 차폐 전극의 상부 표면 및 상기 차폐 전극의 상기 벽의 적어도 일부분을 포함하는) 상기 차폐 전극의 일부분이 노출된다.
상기 차폐 유전체의 상기 제1 부분과 상기 차폐 유전체의 상기 제2 부분의 결합된 두께보다 얇은 두께를 상기 차폐 유전체의 상기 제2 부분을 따라 갖는 인터-폴리 유전체가 상기 트렌치 내에 형성된다(블록(530)). 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 퇴적된 산화물(예컨대, 퇴적된 산화물 층(434))일 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 열적 산화물일 수 있거나 이를 포함할 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체가 상기 트렌치 내에 형성되어, 상기 차폐 유전체의 상기 제2 부분은 완전히 덮일 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 상기 차폐 전극 옆에 위치한 임의의 리세스들(예컨대, 도 4c에 도시된 리세스(435))을 완전히 매립하도록 구성될 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 상기 차폐 유전체의 상기 제1 부분과 상기 차폐 유전체의 상기 제2 부분의 결합된 두께보다 두껍거나 이와 동일한 두께를 상기 차폐 유전체의 상기 제2 부분을 따라 가질 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 퇴적된 산화물(예컨대, 퇴적된 산화물 층(434))일 수 있다.
상기 트렌치의 상기 벽의 일부가 노출되도록, 상기 인터-폴리 유전체의 일부분과 상기 차폐 유전체의 상기 제2 부분의 적어도 일부분이 제거된다(블록(540)). 일부 실시예들에 따르면, 상기 차폐 유전체의 상기 제2 부분의 전부가 제거된다. (상기 트렌치가 정렬되는(및/또는 중심이 맞춰지는) 세로 축에 실질적으로 직교하는) 상대적으로 평평한 표면이 형성될 수 있도록, 상기 차폐 유전체의 상기 제2 부분(또는 이의 일부분)과 상기 인터-폴리 유전체의 상기 일부분이 제거될 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체 및/또는 상기 차폐 유전체의 상기 제2 부분(또는 이의 일부분)은 집합적으로 상기 차폐된 MOSFET 소자의 IPD 영역 내에 IPD 층을 한정할 수 있다. 일부 실시예들에 따르면, 상기 IPD 층은 오목한 표면을 가질 수 있다.
게이트 유전체 및 게이트 전극이 형성된다(블록(550)). 일부 실시예들에 따르면, 상기 게이트 유전체는 열적 산화 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 전극은 폴리실리콘 물질을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 유전체의 두께는 상기 차폐 전극 상에 배치되는 (그리고, 상기 제1 인터-폴리 유전체의 적어도 일부분 및/또는 상기 제2 인터-폴리 유전체의 적어도 일부분에 의해 형성되는) IPD 층의 두께보다 얇을 수 있다.
도 6a 내지 6e는 실시예에 따르는 차폐된 MOSFET 소자(600)의 형성을 위한 다양한 단계들에서의 개념적인 단면도들이다. 차폐된 MOSFET 소자(600)는 거울 같은 특징들을 갖기 때문에, 차폐된 MOSFET 소자(600)는 한 쪽에 대하여 논의될 것이다. 또한, 도 6a 내지 6e에 도시된 단면도들에 의해 도시되는 공정 시퀀스는 단지 예시적인다. 따라서, 다양한 공정 단계들은 단순화되고/되거나, 중간의 공정 단계들은 도시되지 않는다. 도 6a 내지 6e의 공정에서 산화물들에 대하여 논의되었지만, 일부 실시예들에 따르면, 상기 산화물들은 다른 종류의 유전체 물질로 대체될 수 있다.
도 6a에 도시된 바와 같이, 트렌치(610)는 예컨대 마스킹 및/또는 실리콘 식각 공정 기술들을 사용하여 에피택셜 층(604) 내에 형성된다. 일부 실시예들에 따르면, 트렌치(610)는 예컨대, SF6/He/O2 화학물들과 같은 기체 식각제들을 포함할 수 있는 식각 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 트렌치(610)의 벽들의 각도는 에피택셜 층(604)의 상부 표면에 대하여 약 60도에서 에피택셜 층(604)의 상부 표면에 대하여 약 90도(즉, 수직 측벽)까지의 범위일 수 있다.
일부 실시예들에 따르면, 에피택셜 층(604)은, 예컨대, 도전성(예컨대, 매우 도전성의) n-형 기판(미도시) 상에 배치된 도핑된(예컨대, 상대적으로 약하게 도핑된) n-형 에피택셜 층일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, (차폐된 MOSFET 소자(600)가 형성되는) 에피택셜 층(604)은 상기 기판 상에 형성(예컨대, 한정, 퇴적)될 수 있다. 일부 실시예들에 따르면, 트렌치(610)는 에피택셜 층(604) 내에서 종료하거나 상기 기판(미도시) 내에서 종료하도록 더욱 깊이 연장되도록 구성될 수 있다.
트렌치(610)(예컨대, 트렌치(610)의 벽들 및 바닥)와 트렌치(610)에 인접한 메사 영역(606)의 표면을 라이닝하는 차폐 산화물(630)이 형성된다. 일부 실시예들에 따르면, 상기 차폐 산화물은 대략 800℃ 내지 1200℃(예컨대, 1,150℃)의 상대적으로 높은 온도의 산화(예컨대, 건식 산화)를 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 산화의 상대적으로 높은 온도는 트렌치(610)의 바닥 코너들을 둥글게 만들 수 있다(따라서, 트렌치(610)는 도 6a에 도시된 바와 같이 둥근 바닥을 갖는다). 일부 실시예들에 따르면, 차폐 산화물(630)은 열적으로 형성된(예컨대, 성장된) 산화물 및/또는 퇴적된 산화물의 임의의 조합을 사용하여 형성될 수 있다.
도 6a에 도시된 바와 같이, 폴리실리콘 퇴적 공정 기술을 사용하여 폴리실리콘이 퇴적되어 트렌치(610)를 매립할 수 있다. 상기 퇴적된 폴리실리콘은 트렌치(610) 안으로 리세스되어 차폐 전극(620)을 형성할 수 있다. 차폐 전극(620)은 차폐 산화물(630)의 적어도 일부분(631)이 차폐 전극(620)보다 위로 노출되도록, 차폐 산화물(630) 내에 배치된다. 일부 실시예들에 따르면, 차폐 산화물(630)은 100Å 내지 2,500Å 사이(예컨대, 1,250Å)의 두께(예컨대, 트렌치(610) 바닥에서 그리고 차폐 전극(620) 아래에서의 바닥 두께, 트렌치(610)의 벽을 따른 측면 두께)를 가질 수 있다.
(도 6a에 도시된) 차폐 산화물(630)의 노출된 부분들(631)(예컨대, 차폐 전극(620)의 상부 표면(622)보다 높은 차폐 산화물(630)의 부분들)은 제거(예컨대, 식각 공정을 사용하여 제거)되어, 도 6b에 도시된 바와 같이 트렌치(610)의 벽(612)(예컨대, 측벽)의 적어도 일부분이 노출될 수 있다. 다시 말하자면, 도 6b에 도시된 바와 같이, 차폐 산화물(630)은 차폐 전극(620)의 상부 표면(622) 아래로 리세스된다(리세스(635)(예컨대, 홈, 구멍)를 형성한다)(따라서, 차폐 전극(620)의 벽(예컨대, 측벽)의 적어도 일부분이 노출된다). 도 6b에 도시된 바와 같이, 상기 리세스된 부분은 트렌치(610)의 벽(612)(예컨대, 측벽)과 차폐 전극(620)의 벽(예컨대, 측벽) 사이에 연장된다. 차폐 전극(620)이 산화물 성분을 포함하는 일부 실시예들에 따르면, 습식 버퍼드 산화물 식각(BOE, buffered oxide etch)이 트렌치(610)의 벽(612)을 노출하도록 노출된 차폐 산화물(630)을 제거하는데 사용될 수 있다. 도시되지는 않았지만, 일부 실시예들에 따르면, (도 6a에 도시된) 차폐 산화물(630)의 노출된 부분들(631)이 제거된 후에, 열적 산화물이 트렌치(610)의 노출된 벽(612) 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 열적 산화물은 후속 공정 단계들 전에 제거(예컨대, 식각 공정을 사용하여 제거)될 수 있다.
도 6c에 도시된 바와 같이, 퇴적된 산화물 층(634)은 트렌치(610)의 노출된 벽들(612)을 따라, 트렌치(610)에 인접한(예컨대, 트렌치(610)를 한정하는) 메사 영역들(606)의 표면(예컨대, 상부 표면) 위에, 그리고 차폐 전극(620)의 상부(622) 위에 형성(예컨대, 열적 산화 공정을 사용하여 형성)된다. 일부 실시예들에 따르면, 퇴적된 산화물 층(634)은 화학 증착(CVD) 공정 기술들을 사용하여 퇴적될 수 있다. 예를 들면, 퇴적된 산화물(634)은 대략 600℃ 내지 800℃(예컨대, 710℃)의 온도와 대략 600Torr 내지 800Torr(예컨대, 680Torr)의 압력에서, 대기보다 낮은(sub-atmospheric) 화학 증착(SACVD) 테트라에틸오쏘실리케이트(TEOS)/오존 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물(634)은 공극(void)이 발생하지(또는 실질적으로 발생하지) 않도록 열적 산화물 층(632) 상에 형성(예컨대, 퇴적)될 수 있다.
도 6c에 도시된 바와 같이, 차폐 전극(620) 옆의 리세스(635)는 퇴적된 산화물 층(634)으로 완전히 매립될 수 있다. 리세스(635)가, 매립되지 않는(또는 적어도 부분적으로 매립되는) 경우에는, 게이트 전극(미도시)의 돌출이 생길 수 있다. 다시 말하자면, 차폐 전극(620)의 벽(621)(예컨대, 측벽)의 적어도 일부분에 인접한(및/또는 이의 옆에 위치한) 리세스(635)는 퇴적된 산화물 층(634)으로 완전히 매립된다. 따라서, 퇴적된 산화물 층(634)은 리세스(635) 내에 배치되는 돌출부를 갖는다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(634)을 치밀화할 수도 있다. 일부 실시예들에 따르면, 리플로우 공정이 퇴적된 산화물 층(634)을 리플로우하는데 사용될 수 있으며, 이는 퇴적된 산화물 층(634) 내의 공극 또는 결함을 감소시킬 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R2)는 차폐 산화물(630)의 두께(R1) 및/또는 퇴적된 산화물 층(634)의 두께(R3)와 대략 동일하거나 이보다 얇다. 일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R2)는 리세스(635)를 매립(예컨대, 완전히 매립)하도록 한정될 수 있다. 따라서, 퇴적된 산화물 층(634)의 두께(R2)는 (차폐 전극(620)과 트렌치(610)의 벽 사이에 배치되는) 차폐 산화물(630)의 두께(R1)보다 얇거나 이와 동일할 수 있다. 차폐 산화물(630)의 두께(R1)는 차폐 전극(620) 아래의 차폐 산화물(630)의 두께와 대략 동일할 수 있다. 다시 말하자면, 퇴적된 산화물 층(634)의 두께(R2)가 차폐 산화물(630)의 두께(R1)보다 얇을 경우, 리세스(635)는 퇴적된 산화물 층(634)에 의해 완전히 매립될 수 있다. 일부 실시예들에 따르면, 리세스(635)를 매립하는 퇴적된 산화물 층(634)의 두께(R2)는 리세스(635)의 개구의 폭의 절반보다 작을 수 있다. 일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R2)는 트렌치(610)의 개구의 폭(E1)의 절반보다 작을 수 있다.
일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R2)는 차폐 산화물(630)의 두께(R1) 및/또는 퇴적된 산화물 층(634)의 두께(R2)보다 두껍다. 일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R2)는 대략 100Å 내지 1,500Å이다. 일부 실시예들에 따르면, 퇴적된 산화물 층(634)의 두께(R3)는 100Å보다 얇거나 1,500Å보다 두꺼울 수 있다. 퇴적된 산화물 층(634)의 두께(R2)는 전체 트렌치가 퇴적된 막으로 매립되는 공정에서 사용될 수 있는 퇴적된 막보다 얇을 수 있다. 이것은 공정 비용을 감소시키고/시키거나, 트렌치 프로파일, 트렌치 매립, 및/또는 상기 퇴적된 막 내의 공극들에 대한 민감도를 제거(또는 감소)할 수 있다.
도 6d에 도시된 바와 같이, (도 6c에 도시되는) 퇴적된 산화물 층(634)의 적어도 일부분은 트렌치(610) 안으로 원하는 깊이로 아래로 제거(예컨대, 식각 공정을 이용하여 제거)된다. 일부 실시예들에 따르면, 메사 영역(606) 상에 트렌치(610)의 벽(612)(예컨대, 측벽)을 따라 배치되는 퇴적된 산화물 층(634)의 일부분들은 완전히 제거된다. 일부 실시예들에 따르면, 메사 영역(606) 상에 트렌치(610)의 벽(612)(예컨대, 측벽)을 따라 배치되는 퇴적된 산화물 층(634)의 일부분들은 완전히 제거되지 않을 수 있다.
일부 실시예들에 따르면, 트렌치(610)의 벽(612)의 적어도 일부분을 노출하기 위해 퇴적된 산화물 층(634)의 상기 일부분을 제거(예컨대, 에치 백)하는 것은 등방성 식각 공정(예컨대, 습식 식각 공정)을 사용하여 수행될 수 있다. 일부 실시예들에 따르면, 상기 식각은 원하는 두께(R4)를 얻고/얻거나, 트렌치(610)의 벽(612)(예컨대, 측벽)을 따라 배치되고/되거나 메사 영역(606)의 위에 배치되는 상기 산화물이 완전히 제거되는 것을 보장하기 위해, 건식 이방성 플라즈마 식각 및/또는 습식 식각일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에 따르면, 치밀화 공정이 수행되어 퇴적된 산화물 층(634)을 치밀화할 수 있다. 일부 실시예들에 따르면, 건식 식각 및 후속하는 치밀화가 수행될 수 있고, 이에 후속하여 습식 식각이 수행될 수 있다.
잔존하는 퇴적된 산화물 층(634)의 부분(들)은 인터-폴리 유전체(IPD) 영역(680) 내에 배치될 수 있다. 따라서, 트렌치(410) 내에 잔존하는 퇴적된 산화물 층(634)의 부분(들)은 집합적으로 (IPD 유전체 또는 스택으로도 지칭될 수 있는) IPD 층을 한정할 수 있다. 일부 실시예들에 따르면, IPD 영역(680) 내의 상기 IPD 층의 두께(R4)는 대략 100Å 내지 1,500Å의 범위 내일 수 있다. 일부 실시예들에 따르면, IPD 영역(680) 내의 상기 IPD 층의 두께(R4)는 1,500Å보다 두껍거나 100Å보다 얇을 수 있다. 차폐 전극(620)의 벽(예컨대, 측벽)의 옆에 위치한 IPD 영역(680) 내의 상기 IPD 층의 두께(R5)는 차폐 전극(620) 위에 배치되는 (퇴적된 산화물 층(634)만을 포함할 수 있는) IPD 영역(680) 내의 상기 IPD 층의 두께(R4)보다 두꺼울 수 있다.
도 6d에 도시된 바와 같이, IPD 영역(680) 내의 상기 IPD 층의 부분(639)은 오목한 표면(예컨대, 오목한 형상의 상부 표면)을 가질 수 있다. 일부 실시예들에 따르면, 상기 IPD 층의 부분(639)은 차폐 전극(620)의 상부 표면(622)의 형상과 컨포멀한 형상을 가질 수 있다.
일부 실시예들에 따르면, IPD 영역(680) 내의 상기 IPD 층은 실질적으로 평평한 상부 표면을 가질 수 있다. 일부 실시예들에 따르면, (퇴적된 산화물 층(634)의 적어도 일부분에 의해 한정되는) IPD 영역(680) 내의 상기 IPD 층은 실질적으로 평평한 상부 표면을 가질 수 있다. 다시 말하자면, IPD 영역(680) 내의 상기 IPD 층의 상부 표면은, 트렌치(610)가 정렬되는(및/또는 중심이 맞춰지는) (도 6e에 도시된 세로 축(F)과 같은) 세로 축에 직교(또는 실질적으로 직교)하는 면을 따라 정렬될(및/또는 중심이 맞춰질)(또는 실질적으로 정렬될) 수 있다.
도 6e에 도시된 바와 같이, 트렌치(610)의 노출된 벽(612)을 따라, IPD 영역(680) 내의 상기 IPD 층의 위에, 그리고 트렌치(606)에 인접한 메사 영역들(606) 상에 연장되는 게이트 산화물 층(636)이 형성된다. 상기 IPD의 형성은 게이트 산화물 층(636)의 형성과 분리될 수 있기 때문에, 게이트 산화물 층(636)은 원하는 특성을 갖도록 독립적으로 최적화될 수 있다.
일부 실시예들에 따르면, 게이트 산화물 층(636)의 두께(R6)는 (도 6c에 도시되는) 차폐 전극(630)의 두께(R1), (도 6c에 도시되는) 퇴적된 산화물 층(634)의 두께(R2 및/또는 R3) 및/또는 (도 6d에 도시되는) 퇴적된 산화물 층(634)의 두께(R4)보다 두껍거나 이와 동일할 수 있다. 예를 들면, 게이트 산화물 층(636)의 두께(R6)는 퇴적된 산화물 층(634)의 두께(R4)와 대략 동일할 수 있다. 일부 실시예들에 따르면, 게이트 산화물 층(636)의 두께(R6)는 (도 6c에 도시되는) 차폐 전극(630)의 두께(R1), (도 6c에 도시되는) 퇴적된 산화물 층(634)의 두께(R2 및/또는 R3) 및/또는 (도 6d에 도시되는) 퇴적된 산화물 층(634)의 두께(R4)보다 얇을 수 있다.
도시되지는 않았지만, 폴리실리콘이 상기 트렌치 내에 퇴적되어 게이트 전극(640)의 적어도 일부분을 형성할 수 있다. 일부 실시예들에 따르면, 게이트 전극(640)이 에치 백되어, 게이트 전극(640)은 트렌치(610) 안으로 리세스될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 메사 영역(606) 위로 연장되는 게이트 산화물 층(636)은 바디 임플란트 및/또는 소스 임플란트에 적합한 두께로 식각될 수 있다. 일부 실시예들에 따르면, 블랭킷(blanket) 바디 임플란트 및 드라이브-인(drive-in) 공정이 수행되어, 에피택셜 층(604)의 상부를 따라 p-형 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 마스킹 층(미도시)과 함께 소스 임플란트가 사용되어, 트렌치(610)의 옆에 하나 이상의 소스 영역들을 형성할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 절연 층(미도시)이 하나 이상의 공정 기술들을 사용하여 차폐된 MOSFET 소자(600) 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG), 포스포실리케이트(phosphosilicate glass)(PSG), 또는 보로실리케이트 유리(borosilicate glass)(BSG) 물질들을 포함하는 유전체 물질일 수 있다. 일부 실시예들에 따르면, 상기 절연 층은 원하는 두께를 얻을 때까지 예컨대 CVD 공정을 이용하여 퇴적될 수 있다. 일부 실시예들에 따르면, 마스킹 층에 의해 한정되는 하나 이상의 바디 영역들 및/또는 하나 이상의 소스 영역들의 표면들을 노출시키기 위해 상기 절연층의 적어도 일부의 부분들을 제거하는데 상기 마스킹 층이 사용될 수 있다. 이러한 실시예들에 따르면, 실리콘 식각(예컨대, 건식 식각)이 수행되어 상기 노출된 표면 영역들을 리세스시킬 수 있다. 상기 리세스된 실리콘 영역들은 콘택 개구부들로 기능하거나, 콘택 개구부들이 배치될 수 있게 할 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 고농도 바디 임플란트가 수행되어, 하나 이상의 바디 영역들 내에 하나 이상의 자기-정렬된 p-형 고농도 바디 영역들을 형성할 수 있다. 일부 실시예들에 따르면, 상기 절연 층의 리플로우가 수행되어, 상기 콘택 개구부들을 위해 바람직한 종횡비 및/또는 금속 층을 위해 바람직한 계단 도포성(step coverage)을 얻을 수 있으며, 상기 금속 층은 하나 이상의 고농도 바디 영역들 및/또는 하나 이상의 소스 영역들에 대한 전기적 콘택을 허용하기 위해 후속 단계에서 형성될 수 있다.
도시되지는 않았지만, 일부 실시예들에 따르면, 드레인이 차폐된 MOSFET 소자(600)의 기판의 바닥 부분 상에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 하나 이상의 콘택 영역들이 차폐된 MOSFET 소자(600) 상에 형성되기 전에 또는 후에 형성될 수 있다. 일부 실시예들에 따르면, 상기 드레인은 그라인딩, 연마 및/또는 식각과 같은 공정들을 사용하여 상기 기판의 배면을 박막화함으로써, 배면 상에 형성될 수 있다. 일부 실시예들에 따르면, 도전 층이 상기 드레인의 상기 도전 층이 원하는 두께로 형성될 때까지, 상기 기판의 배면 상에 퇴적될 수 있다.
도 6a 내지 6f에 도시되는 단면도들에 의해 도시되는 공정 시퀀스는 오로지 예시적이며, 여러 단계들이 도시된 것과 다른 시퀀스로 수정되고/되거나 수행될 수 있다. 본 도면들과 관련하여 설명되는 도전형들은 n-채널 차폐된 MOSFET 소자에 관한 것이지만, 일부 실시예들에 따르면, 상기 도전형들은 p-채널 차폐된 MOSFET 소자를 제조하기 위해 반전될 수 있다.
도 6f는 도 6e에 도시된 면(G)을 따라 절취한 차폐된 MOSFET 소자(600)의 개념적인 단면도이다. 도 6f에 도시된 바와 같이, (면(G)과 교차하는) 퇴적된 산화물 층(634)은 트렌치(610)의 벽과 차폐 전극(620) 사이에 배치되는 부분을 갖는다. 이러한 실시예에 따르면, (면(G)과 교차하는) 퇴적된 산화물 층(634)의 상기 부분은 차폐 전극(620) 둘레에 링(예컨대, 원주(perimeter))을 한정한다.
도 7은 도 6a 내지 6e에 도시된 차폐된 전극을 형성하기 위한 방법을 도시하는 흐름도이다. 도 7에 도시된 바와 같이, 차폐 유전체가 반도체의 에피택셜 층 내의 트렌치 내에 형성된다(블록(710)). 상기 트렌치는 상기 반도체의 에피택셜 층 내에서 수직 방향일 수 있다. 일부 실시예들에 따르면, 상기 에피택셜 층은 기판 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체(예컨대, 도 7a에 도시된 차폐 유전체(730))는 열적 산화물 및 퇴적된 산화물의 임의의 조합일 수 있다. 일부 실시예들에 따르면, 상기 차폐 유전체는 상기 트렌치 내에서 상대적으로 균일한 두께를 가질 수 있다.
차폐 전극이 상기 차폐 유전체 내에 형성된다(블록(720)). 일부 실시예들에 따르면, 상기 차폐 전극(예컨대, 도 6a에 도시된 차폐 전극(620))은 상기 차폐 유전체 내에 퇴적되는 폴리실리콘 전극일 수 있다.
상기 차폐 유전체의 일부분이 제거되어 상기 트렌치의 벽의 일부분이 노출된다(블록(730)). 일부 실시예들에 따르면, 상기 차폐 유전체의 상부가 제거되어 (도 6b에 도시된 바와 같이) 상기 트렌치의 상기 벽의 상기 일부분이 노출된다. 일부 실시예들에 따르면, 상기 차폐 전극의 벽의 옆에 배치되는 상기 차폐 유전체의 부분이 리세스되어, (상기 차폐 전극의 상부 표면 및 상기 차폐 전극의 상기 벽의 적어도 일부분을 포함하는) 상기 차폐 전극의 일부분이 노출된다.
인터-폴리 유전체가 상기 트렌치 내에 형성된다(블록(740)). 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 퇴적된 산화물(예컨대, 퇴적된 산화물 층(634))일 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 열적 산화물일 수 있거나 이를 포함할 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체가 상기 트렌치 내에 형성되어, (상기 리세스를 한정하는) 상기 차폐 유전체의 상기 노출된 부분과 상기 차폐 유전체는 완전히 덮일 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 상기 차폐 전극 옆의 임의의 리세스들(예컨대, 도 6b에 도시된 리세스(635))을 완전히 매립하도록 구성될 수 있다.
상기 트렌치의 상기 벽의 상기 일부분이 노출되도록, 상기 인터-폴리 유전체의 일부분이 제거된다(블록(750)). (상기 트렌치가 정렬되는(및/또는 중심이 맞춰지는) 세로 축에 실질적으로 직교하는) 상대적으로 평평한 표면이 형성될 수 있도록, 상기 인터-폴리 유전체의 일부분이 제거될 수 있다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는 상기 차폐된 MOSFET 소자의 IPD 영역 내에 IPD 층을 한정할 수 있다.
게이트 유전체 및 게이트 전극이 형성된다(블록(760)). 일부 실시예들에 따르면, 상기 게이트 유전체는 열적 산화 공정을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 전극은 폴리실리콘 물질을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 유전체의 두께는 상기 차폐 전극 상에 배치되는 (그리고, 상기 제1 인터-폴리 유전체의 적어도 일부분 및/또는 상기 제2 인터-폴리 유전체의 적어도 일부분에 의해 형성되는) IPD 층의 두께보다 얇을 수 있다.
또한, 앞에서 설명된 다양한 실시예들이 실리콘에서 구현되었지만, 이러한 실시예들은, 실리콘 탄화물, 갈륨 비화물, 갈륨 질화물, 다이아몬드 등에서 구현될 수도 있다. 또한, 여러 실시예들의 단면도들은 축척으로 도시되지 않을 수 있으며, 이것은 대응하는 구조물들의 레이아웃 설계에 가능한 변형들을 한정하려는 의도가 아니다. 또한, 차폐된 MOSFET 소자들은 육각형 트랜지스터 셀들, 정사각형 형태의 트랜지스터 셀들 등을 포함하는 선형 또는 세포형 아키텍쳐로 형성될 수 있다. 일부 실시예들에 따르면, 하나 이상의 타입의 반도체 기판들이 상기 차폐된 MOSFET 소자들을 제조하는데 사용될 수 있다. 사용될 수 있는 기판들의 일부 예들은, 이들로 한정되지 않지만, 실리콘 웨이퍼들, 에피택셜 실리콘 층들, 실리콘-온-절연체(SOI) 기술들에서 사용되는 것과 같은 접합된 웨이퍼들, 및/또는 무정형의 실리콘 층들을 포함하며, 이들 모두는 도핑될 수도 있고 도핑되지 않을 수도 있다.
하나의 일반적인 양상에 따르면, 장치는 반도체의 에피택셜 층 내에 축을 따라 정렬되는 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극을 포함한다. 상기 장치는 상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 갖는 제1 인터-폴리 유전체, 및 상기 면과 교차하고 상기 제1 인터-폴리 유전체와 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 포함한다. 또한, 상기 장치는 상기 제1 인터-폴리 유전체 상에 배치되는 부분을 갖는 게이트 유전체를 포함한다.
일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 제1 인터-폴리 유전체의 상기 부분은 상기 면과 교차하는 상기 제2 인터-폴리 유전체의 제2 부분과 상기 제2 인터-폴리 유전체의 상기 제1 부분 사이에 배치된다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체의 상기 부분과 상기 제2 인터-폴리 유전체의 상기 부분은 상기 축의 옆에 배치되고 상기 차폐 유전체 상에 배치된다. 일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 제2 인터-폴리 유전체는 상기 제1 인터-폴리 유전체의 상기 부분과 상기 차폐 유전체 사이에 배치된다.
일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 제2 인터-폴리 유전체는 상기 차폐 전극과 상기 게이트 유전체의 상기 부분 사이에 배치되는 제2 부분을 갖는다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체는 상기 제2 인터-폴리 유전체와 다른 종류의 유전체이다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체는 퇴적된 산화물이고, 상기 제2 인터-폴리 유전체는 열적으로 성장된 산화물이다. 일부 실시예들에 따르면, 상기 게이트 유전체는 열적으로 성장된 산화물이고, 상기 차폐 유전체는 열적으로 성장된 산화물 또는 퇴적된 산화물 중 적어도 하나이다.
또 다른 실시예에 따르면, 장치는 반도체의 에피택셜 층 내에 축을 따라 정렬되는 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극을 포함할 수 있다. 상기 장치는 상기 차폐 전극과 교차하고 상기 축에 직교하는 면을 따라 정렬된 링을 한정하는 부분을 갖는 제1 인터-폴리 유전체, 및 상기 제1 인터-폴리 유전체의 상기 부분과 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 포함할 수 있다. 또한, 상기 장치는 상기 제1 인터-폴리 유전체에 연결되는 부분을 갖는 게이트 유전체를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체의 상기 부분은 상기 제2 인터-폴리 유전체의 제1 부분이고, 상기 제2 인터-폴리 유전체는 상기 면을 따라 정렬되고 상기 제1 인터-폴리 유전체의 상기 부분과 상기 트렌치에 의해 한정되는 벽 사이에 배치되는 제2 부분을 갖는다. 일부 실시예들에 따르면, 상기 게이트 유전체의 상기 부분은 상기 제2 인터-폴리 유전체에 연결된다. 일부 실시예들에 따르면, 상기 제2 인터-폴리 유전체의 상기 부분은 상기 면을 따라 정렬되는 링을 한정한다. 일부 실시예들에 따르면, 상기 트렌치는 상기 축과 직교하는 선과 교차하는 제1 위치 및 상기 선과 교차하는 제2 위치를 갖는 벽을 한정하고, 상기 게이트 유전체는 상기 제1 위치에서 상기 제2 위치로 상기 선을 따라 연장되는 부분을 갖는다. 일부 실시예들에 따르면, 상기 제1 인터-폴리 유전체는 상기 제2 인터-폴리 유전체가 상기 트렌치 내에 형성된 후에 상기 트렌치 내에 형성된다.
또 다른 일반적인 양상에 따르면, 장치는 반도체의 에피택셜 층 내의 트렌치 내에 배치되는 차폐 유전체, 및 상기 차폐 유전체 내에 배치되는 차폐 전극을 포함할 수 있다. 상기 장치는 상기 차폐 유전체에 연결되는 제1 부분 및 상기 차폐 전극에 연결되는 제2 부분을 갖고, 오목한 형상을 한정하는 상부 표면을 갖는 인터-폴리 유전체를 포함할 수 있다. 상기 장치는 상기 인터-폴리 유전체의 상기 상부 표면 상에 배치되는 부분을 갖는 게이트 유전체를 포함할 수 있다.
일부 실시예들에 따르면, 상기 인터-폴리 유전체는 제1 퇴적된 산화물이고, 상기 게이트 유전체는 제1 열적으로 성장된 산화물이고, 상기 차폐 유전체는 제2 열적으로 성장된 산화물 또는 제2 퇴적된 산화물 중 적어도 하나이다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체의 상기 상부 표면, 상기 차폐 전극, 및 상기 게이트 유전체는 세로 축을 따라 정렬된다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체의 상기 제1 부분은 상기 차폐 전극의 벽에 인접하게 배치된다. 일부 실시예들에 따르면, 상기 인터-폴리 유전체는, 퇴적될 경우, 상기 차폐 전극 둘레에 배치되는 상기 차폐 유전체의 두께보다 얇은 두께를 갖는다. 일부 실시예들에 따르면, 상기 게이트 유전체의 상기 부분은 상기 게이트 유전체의 제1 부분이고, 상기 게이트 유전체는 상기 차폐 유전체의 적어도 일부분에 연결되는 제2 부분을 갖고, 상기 게이트 유전체의 상기 제1 부분은 상기 게이트 유전체의 상기 제2 부분에 인접하게 배치된다.
또 다른 일반적인 양상에 따르면, 방법은 반도체의 에피택셜 층의 트렌치 내에 배치되는 차폐 유전체 내에 차폐 전극을 형성하는 단계, 및 상기 트렌치의 벽에 연결되는 상기 차폐 유전체의 제2 부분이 잔존하도록, 상기 차폐 전극 상에 배치되는 상기 차폐 유전체의 제1 부분을 제거하는 단계를 포함할 수 있다. 상기 방법은 상기 차폐 유전체의 상기 제1 부분과 상기 차폐 유전체의 상기 제2 부분의 결합된 두께보다 얇은 두께를, 상기 차폐 유전체의 상기 제2 부분을 따라, 갖는 인터-폴리 유전체를 상기 트렌치 내에 형성하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제거하는 단계는 상기 인터-폴리 유전체를 형성하는 단계 전에 상기 차폐 전극의 벽에 인접한 리세스를 형성하기 위해 상기 차폐 유전체의 상기 제1 부분을 제거하는 단계를 포함하고, 상기 인터-폴리 유전체를 형성하는 단계는 상기 리세스 내에 상기 인터-폴리 유전체를 형성하는 단계를 포함한다. 일부 실시예들에 따르면, 상기 방법은 상기 인터-폴리 유전체의 일부분과 상기 차폐 유전체의 상기 제2 부분의 적어도 일부분을 제거함으로써, 상기 트렌치의 벽의 일부분을 노출시키는 단계를 더 포함할 수도 있다.
본 명세서에 설명되는 다양한 기술들의 구현예들은 디지털 전자 회로로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 이들의 조합들로 구현될 수 있다. 이러한 구현예들은 다양한 반도체 공정 및/또는 패키지 기술들을 사용하여 구현될 수 있다.
설명된 구현예들의 특정 특징들이 본 명세서에 설명된 바와 같이 제시되었지만, 많은 수정, 대체, 변경 및 등가물들이 본 기술분야의 당업자들에 의해 생겨날 것이다. 따라서, 첨부한 청구범위는 실시예들의 범위 내에 속하는 이러한 모든 수정들 및 변경들을 모두 포함하는 것을 의도한다고 이해하여야 한다. 한정의 방식이 아니라, 오로지 예시적인 방식으로 제시되었지만, 형태나 세부 사항에 대한 다양한 변경들이 이루어질 수 있다는 것을 이해하여야 한다. 본 명세서에서 설명되는 장치 및/또는 방법의 임의의 일부분은 상호 배타적인 조합들이 아닌 이상, 임의의 조함들로 조합될 수 있다. 본 명세서에서 설명되는 실시예들은 설명되는 다양한 실시예들의 기능들, 구성요소들 및/또는 특징들의 다양한 조합들 및/또는 하위-조합들을 포함할 수 있다.
Claims (31)
- 축을 따라 정렬되는 트렌치 내에 배치되고 반도체의 에피택셜 층 내에 배치되는 차폐 유전체;
상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극;
상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 갖는 제1 인터-폴리 유전체;
상기 면과 교차하고 상기 제1 인터-폴리 유전체와 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체;
상기 제1 인터-폴리 유전체 상에 배치되는 제1 부분을 갖는 게이트 유전체; 및
상기 차폐 전극 상에 배치되고 적어도 상기 게이트 유전체에 의해 상기 차폐 전극으로부터 절연되는 게이트 전극을 포함하며,
상기 게이트 유전체는 상기 게이트 전극과 접촉하고 상기 트렌치의 측벽과 접촉하는 제2 부분을 갖고,
상기 제2 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 제2 인터-폴리 유전체는 상기 차폐 전극과 상기 게이트 유전체의 상기 제1 부분 사이에 배치되는 제2 부분을 갖는 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 제1 인터-폴리 유전체의 상기 부분은 상기 면과 교차하는 상기 제2 인터-폴리 유전체의 제3 부분과 상기 제2 인터-폴리 유전체의 상기 제1 부분 사이에 배치되는 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 제1 인터-폴리 유전체의 상기 부분과 상기 제2 인터-폴리 유전체의 상기 부분은 상기 축의 옆에 배치되고 상기 차폐 유전체 상에 배치되는 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 제2 인터-폴리 유전체는 상기 제1 인터-폴리 유전체의 상기 부분과 상기 차폐 유전체 사이에 배치되는 제3 부분을 갖는 것을 특징으로 하는 장치.
- 삭제
- 제1 항에 있어서,
상기 제1 인터-폴리 유전체는 상기 제2 인터-폴리 유전체와 다른 종류의 유전체인 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 제1 인터-폴리 유전체는 퇴적된 산화물이고, 상기 제2 인터-폴리 유전체는 열적으로 성장된 산화물인 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 게이트 유전체는 열적으로 성장된 산화물이고, 상기 차폐 유전체는 열적으로 성장된 산화물 또는 퇴적된 산화물 중 적어도 하나인 것을 특징으로 하는 장치. - 반도체의 에피택셜 층 내에 축을 따라 정렬되는 트렌치 내에 배치되는 차폐 유전체;
상기 차폐 유전체 내에 배치되고 상기 축을 따라 정렬되는 차폐 전극;
상기 차폐 전극의 상부 표면 아래에 배치되는 부분을 갖는 인터-폴리 유전체;
상기 인터-폴리 유전체에 연결되는 제1 부분을 갖는 게이트 유전체; 및
상기 차폐 전극 상에 배치되고 적어도 상기 게이트 유전체에 의해 상기 차폐 전극으로부터 절연되는 게이트 전극을 포함하며,
상기 게이트 유전체는 상기 게이트 전극과 접촉하고 상기 트렌치의 측벽과 접촉하는 제2 부분을 갖고,
상기 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 인터-폴리 유전체는 상기 차폐 전극과 상기 게이트 유전체의 상기 제1 부분 사이에 배치되는 제2 부분을 갖는 것을 특징으로 하는 장치. - 삭제
- 삭제
- 제9 항에 있어서,
상기 인터-폴리 유전체의 상기 제1 부분은 상기 게이트 유전체와 상기 차폐 유전체 사이에 배치되어, 상기 게이트 유전체는 상기 차폐 전극으로부터 절연되는 것을 특징으로 하는 장치. - 제9 항에 있어서,
상기 트렌치의 상기 측벽은 상기 축과 직교하는 선과 교차하는 제1 위치를 갖고 상기 선과 교차하는 제2 위치를 가지며,
상기 인터-폴리 유전체의 상기 제2 부분은 상기 제1 위치에서 상기 제2 위치로 상기 선을 따라 연장되는 것을 특징으로 하는 장치. - 삭제
- 반도체의 에피택셜 층 내의 트렌치 내에 배치되는 차폐 유전체;
상기 차폐 유전체 내에 배치되는 차폐 전극;
상기 차폐 유전체에 연결되는 제1 부분 및 상기 차폐 전극에 연결되는 제2 부분을 갖고, 상기 차폐 전극의 상부 표면의 만곡부(curve)의 적어도 일부와 동일한 방향으로 굴곡진 만곡부를 한정하는 상부 표면을 갖는 인터-폴리 유전체;
상기 인터-폴리 유전체의 상기 상부 표면 상에 배치되는 제1 부분을 갖는 게이트 유전체; 및
상기 차폐 전극 상에 배치되고 적어도 상기 게이트 유전체에 의해 상기 차폐 전극으로부터 절연되는 게이트 전극을 포함하고,
상기 게이트 유전체는 상기 게이트 전극과 접촉하고 상기 트렌치의 측벽과 접촉하는 제2 부분을 갖으며,
상기 인터-폴리 유전체의 상기 제2 부분은 상기 차폐 전극과 상기 게이트 유전체의 상기 제1 부분 사이에 배치되는 장치. - 제15 항에 있어서,
상기 인터-폴리 유전체는 제1 퇴적된 산화물이고, 상기 게이트 유전체는 제1 열적으로 성장된 산화물이고, 상기 차폐 유전체는 제2 열적으로 성장된 산화물 또는 제2 퇴적된 산화물 중 적어도 하나인 것을 특징으로 하는 장치. - 제15 항에 있어서,
상기 인터-폴리 유전체의 상기 상부 표면, 상기 차폐 전극, 및 상기 게이트 유전체는 세로 축을 따라 정렬되고,
상기 인터-폴리 유전체의 상기 제1 부분은 상기 차폐 전극의 벽에 인접하게 배치되는 것을 특징으로 하는 장치. - 제15 항에 있어서,
상기 인터-폴리 유전체는, 퇴적될 경우, 상기 차폐 전극 상에 배치되는 상기 차폐 유전체의 두께보다 얇은 두께를 갖는 것을 특징으로 하는 장치. - 제15 항에 있어서,
상기 게이트 유전체의 상기 제1 부분은 상기 차폐 유전체의 적어도 일부분에 연결되는 것을 특징으로 하는 장치. - 반도체의 에피택셜 층의 트렌치 내에 배치되는 차폐 유전체 내에 차폐 전극을 형성하는 단계로서, 상기 트렌치는 축을 따라 수직으로 정렬되는 단계;
상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 갖는 제1 인터-폴리 유전체를 상기 트렌치 내에 형성하는 단계;
상기 면과 교차하고 상기 제1 인터-폴리 유전체와 상기 차폐 전극 사이에 배치되는 부분을 갖는 제2 인터-폴리 유전체를 상기 트렌치 내에 형성하는 단계;
상기 제1 인터-폴리 유전체 상에 배치되는 제1 부분을 갖는 게이트 유전체를 형성하는 단계; 및
상기 차폐 전극 상에 배치되고 적어도 상기 게이트 유전체에 의해 상기 차폐 전극으로부터 절연되는 게이트 전극을 형성하는 단계를 포함하며,
상기 게이트 유전체는 상기 게이트 전극과 접촉하고 상기 트렌치의 측벽과 접촉하는 제2 부분을 갖고,
상기 제2 인터-폴리 유전체의 상기 부분은 제1 부분이고, 상기 제2 인터-폴리 유전체는 상기 차폐 전극과 상기 게이트 유전체의 상기 제1 부분 사이에 배치되는 제2 부분을 갖는 것을 특징으로 하는 방법. - 삭제
- 삭제
- 제1 항에 있어서,
상기 게이트 유전체의 상기 제1 부분은 상기 제2 인터-폴리 유전체의 상기 부분 상에 배치되는 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 게이트 유전체의 상기 제1 부분은 상기 차폐 유전체의 상기 부분 상에 배치되는 것을 특징으로 하는 장치. - 제1 항에 있어서,
상기 반도체는 실리콘 탄화물을 포함하는 것을 특징으로 하는 장치. - 제9 항에 있어서,
상기 반도체는 실리콘 탄화물을 포함하는 것을 특징으로 하는 장치. - 제15 항에 있어서,
상기 반도체는 실리콘 탄화물을 포함하는 것을 특징으로 하는 장치. - 제15 항에 있어서,
상기 트렌치는 축을 따라 정렬되고,
상기 차폐 유전체는 상기 축에 직교하고 상기 차폐 전극과 교차하는 면과 교차하는 부분을 가지고 상기 인터-폴리 유전체와 상기 트렌치의 상기 측벽 사이에 배치되며,
상기 차폐 유전체의 상기 부분은 상기 인터-폴리 유전체와 접촉하고 상기 트렌치의 측벽과 접촉하는 것을 특징으로 하는 장치. - 제20 항에 있어서,
상기 반도체는 실리콘 탄화물을 포함하는 것을 특징으로 하는 방법. - 제20 항에 있어서,
상기 제1 인터-폴리 유전체의 상기 부분은 상기 면과 교차하는 상기 제2 인터-폴리 유전체의 제3 부분과 상기 제2 인터-폴리 유전체의 상기 제1 부분 사이에 배치되는 것을 특징으로 하는 방법. - 제20 항에 있어서,
상기 제1 인터-폴리 유전체의 상기 부분과 상기 제2 인터-폴리 유전체의 상기 부분은 상기 축의 옆에 배치되고 상기 차폐 유전체 상에 배치되는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/049,655 | 2011-03-16 | ||
| US13/049,655 US8610205B2 (en) | 2011-03-16 | 2011-03-16 | Inter-poly dielectric in a shielded gate MOSFET device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120106574A KR20120106574A (ko) | 2012-09-26 |
| KR101929870B1 true KR101929870B1 (ko) | 2018-12-17 |
Family
ID=46756973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120024891A KR101929870B1 (ko) | 2011-03-16 | 2012-03-12 | 차폐된 게이트 ｍｏｓｆｅｔ 소자의 인터-폴리 유전체 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8610205B2 (ko) |
| KR (1) | KR101929870B1 (ko) |
| CN (1) | CN102683390B (ko) |
| DE (2) | DE102012004084B4 (ko) |
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- 2011-03-16 US US13/049,655 patent/US8610205B2/en active Active
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- 2012-02-29 DE DE102012004084.9A patent/DE102012004084B4/de active Active
- 2012-02-29 DE DE102012025831.3A patent/DE102012025831B3/de active Active
- 2012-03-12 KR KR1020120024891A patent/KR101929870B1/ko active IP Right Grant
- 2012-03-16 CN CN201210072092.5A patent/CN102683390B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102683390B (zh) | 2019-07-30 |
| US8610205B2 (en) | 2013-12-17 |
| DE102012004084A1 (de) | 2012-09-20 |
| CN102683390A (zh) | 2012-09-19 |
| KR20120106574A (ko) | 2012-09-26 |
| DE102012025831B3 (de) | 2023-05-04 |
| DE102012004084B4 (de) | 2018-11-08 |
| US20120235229A1 (en) | 2012-09-20 |
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