CN116031294B - 半导体器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法，其中，半导体器件包括设有沟槽的衬底、非共形衬垫应用层、栅氧化层和栅极。在形成栅氧化层前，于衬底上表层和沟槽的第一槽壁上形成非共形衬垫应用层。由于非共形衬垫应用层与衬底材质不同，因此，两者对于栅氧化层的长膜速率存在差异。具体而言，相对于在衬底上生长栅氧化层，非共形衬垫应用层能够抑制栅氧化层的生长，因此，位于非共形衬垫应用层上的栅氧化层厚度要小于位于衬底上的栅氧化层厚度，由此在沟槽内填入栅极时不会提早封口造成空洞或缝隙，从而能够保证半导体器件的电性参数和产品良率。

Description

半导体器件及其制备方法

技术领域

本申请涉及集成电路技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术

随着半导体技术的发展，电子设备向着体积逐渐减小而效率相应提高的方向发展，沟槽金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, 简称MOSFET或MOS）技术正是在这样的背景下发展起来的。沟槽MOS管因其具有垂直结构，具备开关速度快、温度特性好、频率性能好、输入阻抗高、驱动功率小、无二次击穿问题等优点，可广泛应用在电源管理模块、稳压器、机电控制、显示控制和汽车电子等领域。

然而，在沟槽MOS管的沟槽内中填入栅极时，容易出现空洞或缝隙，此缺陷将造成后续工艺制作上的异常进而造成产品电性或良率异常。

发明内容

基于此，有必要针对现有技术中栅极容易出现空洞或缝隙的问题，提供一种半导体器件及其制备方法，以避免栅极出现空洞或缝隙，保证半导体器件的电性参数和产品良率。

为了实现上述目的，一方面，本申请提供了一种半导体器件，包括：

衬底，所述衬底中开设有沟槽；

非共形衬垫应用层，位于所述衬底上表层和所述沟槽的第一槽壁上，其中，所述第一槽壁为靠近所述衬底上表层的部分槽壁；

栅氧化层，位于所述非共形衬垫应用层上和所述沟槽的第二槽壁以及槽底，其中，所述第一槽壁与所述第二槽壁相邻接；

栅极，位于所述栅氧化层上，并填充于所述沟槽内。

在其中一个实施例中，所述栅氧化层包括第一子氧化层和第二子氧化层，其中，所述第一子氧化层位于所述非共形衬垫应用层上，所述第二子氧化层位于所述沟槽的槽底以及第二槽壁，所述第一子氧化层的厚度小于所述第二子氧化层的厚度。

在其中一个实施例中，所述第二子氧化层的厚度为50埃至700埃。

在其中一个实施例中，位于所述第一槽壁的所述非共形衬垫应用层的深度与所述沟槽总深度的比值小于或等于80%。

在其中一个实施例中，位于所述第一槽壁的所述非共形衬垫应用层的深度为1纳米至800纳米。

在其中一个实施例中，所述非共形衬垫应用层的厚度为50埃至700埃。

在其中一个实施例中，所述沟槽的开口宽度为5纳米至200纳米。

在其中一个实施例中，所述非共形衬垫应用层的材料包括硅氮化物、硅氮氧化物和硅氧化物中的至少一种。

另一方面，本申请还提供了一种半导体器件的制备方法，包括：

提供衬底，所述衬底中开设有沟槽；

于所述衬底上表层和所述沟槽的第一槽壁上形成非共形衬垫应用层，其中，所述第一槽壁为靠近所述衬底上表层的部分槽壁；

于所述非共形衬垫应用层上和所述沟槽的第二槽壁以及槽底形成栅氧化层，其中，所述第一槽壁与所述第二槽壁相邻接；

于所述栅氧化层上，并填充所述沟槽，以形成栅极。

在其中一个实施例中，所述于所述衬底上表层和所述沟槽的第一槽壁上形成非共形衬垫应用层，包括：

采用至少一次原子层沉积，于所述衬底上表层和所述沟槽的第一槽壁上形成非共形衬垫应用层；其中，位于所述第一槽壁上的所述非共形衬垫应用层的深度与所述原子层沉积的脉冲时间和流量正相关。

上述半导体器件及其制备方法，在形成栅氧化层前，于衬底上表层和沟槽的第一槽壁上形成非共形衬垫应用层。由于非共形衬垫应用层与衬底材质不同，因此，两者对于栅氧化层的长膜速率存在差异。具体而言，相对于在衬底上生长栅氧化层，非共形衬垫应用层能够抑制栅氧化层的生长，因此，位于非共形衬垫应用层上的栅氧化层厚度要小于位于衬底上的栅氧化层厚度，由此在沟槽内填入栅极时不会提早封口造成空洞或缝隙，从而能够保证半导体器件的电性参数和产品良率。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的半导体器件的剖面示意图；

图2为一实施例中提供的半导体器件的制备方法的流程示意图；

图3a为一实施例中提供的半导体器件的制备方法中步骤S201所得结构的剖面示意图；

图3b为一实施例中提供的半导体器件的制备方法中步骤S202所得结构的剖面示意图；

图3c为一实施例中提供的半导体器件的制备方法中步骤S203所得结构的剖面示意图；

图3d为一实施例中提供的半导体器件的制备方法中步骤S204所得结构的剖面示意图；

图4a为一实施例中提供的第一次原子层沉积初期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4b为一实施例中提供的第一次原子层沉积中期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4c为一实施例中提供的第一次原子层沉积末期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4d为一实施例中提供的第二次原子层沉积初期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4e为一实施例中提供的第二次原子层沉积前期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4f为一实施例中提供的第二次原子层沉积中期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图4g为一实施例中提供的第二次原子层沉积末期涂层气凝胶整体横截面的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图5a为一个实施例提供的基于原子层沉积的涂层模型的电子显微镜或能量色散X射线光谱仪元素映射和线扫描示意图；

图5b为一个实施例提供的原子层沉积的脉冲时间与生长非共形衬垫应用层的深度之间的关系曲线示意图。

附图标记说明：

10-衬底；110-沟槽；111-第一槽壁；112-第二槽壁；113-槽底；120-衬底上表层；20-非共形衬垫应用层；30-栅氧化层；310-第一子氧化层；320-第二子氧化层；40-栅极；50-前驱体；60-空隙缺陷。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

正如背景技术所言，如图1所示，对于开设有沟槽的衬底10，在沟槽内的栅氧化层30上填入栅极40时，会出现空洞（void）或缝隙即空隙缺陷60。一般的，空隙缺陷60并不在晶片表面而是隐藏在沟槽内部。但经过后续干法刻蚀等工艺后，这种缺陷就极有可能暴露出来并加重。空隙缺陷60的外露将会直接导致沟槽内的栅极40在后续工艺中被高度氧化，这将会引起半导体器件电性参数改变或是器件失效，直接造成报废。因此，本申请提供了一种半导体器件及其制备方法，以解决沟槽MOS栅极空隙缺陷问题，从而改善半导体器件的电性参数，并提高产品良率。

请参阅图2，本申请提供了一种半导体器件的制备方法，该方法可以包括如下步骤S201至S204。

S201：提供衬底10，请参阅图3a。其中，衬底10中开设有沟槽110。衬底10可以为任意适于形成的材料，例如为硅片、硅锗、绝缘体上硅或绝缘体上层叠硅等。本申请不限制衬底10的材料种类和厚度，在本实施例中，衬底10例如选择硅片（Si）进行阐述。沟槽110具有垂直结构，本申请并不限制沟槽110的深宽比和形状。

S202：于衬底上表层120和沟槽110的第一槽壁111上形成非共形衬垫应用层（Nonconformal Liner Application, NOLA）20，请参阅图3b。其中，第一槽壁111为靠近衬底上表层120的部分槽壁，第一槽壁111的深度小于沟槽110的总深度。

S203：于非共形衬垫应用层20上和沟槽110的第二槽壁112以及槽底113形成栅氧化层30，请参阅图3c。其中，第一槽壁111与第二槽壁112相邻接，第二槽壁112与槽底113相邻接，第一槽壁111、第二槽壁112和槽底113共同构成沟槽110的内壁。第二槽壁112的深度小于沟槽110的总深度。

S204：于栅氧化层30上，并填充沟槽110，以形成栅极40，请参阅图3d。栅极40可以为任意适于形成的材料，例如为多晶硅（Poly）、钨（W）等。本申请不限制栅极40的材料种类，在本申请实施例中，栅极40例如选择多晶硅进行阐述。

上述半导体器件的制备方法，在形成栅氧化层30前，于衬底上表层120和沟槽110的第一槽壁111上形成非共形衬垫应用层20。由于非共形衬垫应用层20与衬底10材质不同，因此，两者对于栅氧化层30的长膜速率存在差异。具体而言，相对于在衬底10上生长栅氧化层30，非共形衬垫应用层20能够抑制栅氧化层30的生长，因此，位于非共形衬垫应用层20上的栅氧化层30厚度要小于位于衬底10上的栅氧化层30厚度，由此在沟槽110内填入栅极40时不会提早封口造成空洞或缝隙，从而能够保证半导体器件的电性参数和产品良率。

在一个实施例中，步骤S202，于衬底上表层120和沟槽110的第一槽壁111上形成非共形衬垫应用层20，可以包括：采用至少一次原子层沉积（Atomic Layer Deposition,ALD），于衬底上表层120和沟槽110的第一槽壁111上形成非共形衬垫应用层20的步骤。其中，非共形衬垫应用层20也可以称为原子层沉积层（ALD layer）。本申请可以采用一次或多次原子层沉积，来调整非共形衬垫应用层20位于第一槽壁111的深度h1，如图3b所示。

其中，位于第一槽壁111上的非共形衬垫应用层20的深度h1与原子层沉积的脉冲时间（pulse time）或暴露时间（exposure time）以及流量（或者说剂量，dose）正相关。其中，流量是指原子层沉积的前驱体的数量。具体的，脉冲时间越长，流量越大，于第一槽壁111上形成的非共形衬垫应用层20的深度h1越大；脉冲时间约短，流量越小，于第一槽壁111上形成的非共形衬垫应用层20的深度h1越小。本申请并不限制每次原子层沉积的脉冲时间和流量，可以根据晶圆切片的实际尺寸确定长膜的深度。

上述半导体器件的制备方法，通过原子层沉积脉冲时间以及流量控制非共形衬垫应用层20生长于第一槽壁111的深度h1，从而可以抑制栅氧化层30在沟槽110槽壁上的生长，使得后续栅极40填入时不会提早封口造成空洞或缝隙，以保证半导体器件的电性参数，提高产品良率。

为了更好的理解，下面结合图4a至图4g，以两次原子层沉积为例，对形成非共形衬垫应用层20的过程进行介绍。其中，图4a至图4g为原子层沉积涂层气凝胶整体（aerogelmonolith, AM）横截面的电子显微镜（scanning electron microscopy, SEM）或能量色散X射线光谱仪（energy dispersive X-ray spectroscopy, EDS）元素映射和线扫描示意图。

请参阅图4a，在第一次原子层沉积的脉冲时间的开始，前驱体（precursor）50还未扩散到沟槽110中。请参阅图4b，在第一次原子层沉积的脉冲时间的中期，前驱体50扩散到结构中并与结构发生反应。请参阅图4c，在第一次原子层沉积的脉冲时间的结束，于沟槽110的槽壁形成深度为λ₁的非共形衬垫应用层20，未发生反应的前驱体50被清除（Purging）。示例性的，可以利用氩气（Ar）、三甲基铝（trimethylaluminum, TMA）等物质清除未发生反应的前驱体50。

请参阅图4d，在第二次原子层沉积的脉冲时间的开始，前驱体50需要在反应前扩散到反应前沿。请参阅图4e，在第二次原子层沉积的脉冲时间的前期，大量的前驱体50扩散到反应前沿，重新建立伪稳态扩散，前驱体50与结构发生反应。请参阅图4f，在第二次原子层沉积的脉冲时间的中期，前驱体50扩散到结构中并与结构发生反应。请参阅图4g，在第二次原子层沉积的脉冲时间的结束，于沟槽110的槽壁形成深度为λ₂的非共形衬垫应用层20，未发生反应的前驱体50被清除（Purging）。

请参阅图5a和图5b，其中，图5a提供了基于原子层沉积的涂层模型，图5b提供了原子层沉积的脉冲时间/暴露时间（s）与生长非共形衬垫应用层20的深度（λ）之间的关系曲线，图5a和图5b表明可以通过控制原子层沉积的脉冲时间，以控制生长在沟槽110槽壁的非共形衬垫应用层20的深度。在实际应用中，可以通过recipe调整每次ALD的脉冲时间和流量，以控制生长非共形衬垫应用层20的深度，在此不作任何限定。

请继续参阅图3c或图3d，在一个实施例中，栅氧化层30包括第一子氧化层310和第二子氧化层320。其中，第一子氧化层310位于非共形衬垫应用层20上，第二子氧化层320位于沟槽110的第二槽壁112以及槽底113。第一子氧化层310的厚度小于第二子氧化层320的厚度。

上述半导体器件的制备方法，由于非共形衬垫应用层20与衬底10的材质不同，因此，栅氧化层30在两者上生长的速率存在差异，基于此，非共形衬垫应用层20相对于衬底10具有抑制栅氧化层30生长的性能，故第一子氧化层310的厚度要小于第二子氧化层320的厚度，从而在栅极40填入时不会提早封口造成空洞或缝隙，改善了半导体器件的电性参数，也提高了产品良率。

请继续参阅图3c，在一个实施例中，第二子氧化层320的厚度w1为50埃至700埃。

请继续参阅图3b，在一个实施例中，位于第一槽壁111的非共形衬垫应用层20的深度h1与沟槽110总深度的比值小于或等于80%，从而抑制沟槽110开口处的栅氧化层30的生长，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，以保证半导体器件的电性参数和产品良率。

请继续参阅图3b，在一个实施例中，位于第一槽壁111的非共形衬垫应用层20的深度h1为1纳米至800纳米，抑制位于非共形衬垫应用层20上的栅氧化层30的生长，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，以保证半导体器件的电性参数和产品良率。

请继续参阅图3b，在一个实施例中，非共形衬垫应用层20的厚度w2为50埃至700埃，以控制位于第一槽壁111的非共形衬垫应用层20和位于非共形衬垫应用层20上的栅氧化层30的总厚度不会太大，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，从而保证半导体器件的电性参数和产品良率。

请继续参阅图3c，在一个实施例中，沟槽110的开口宽度w3为5纳米至200纳米，以控制沟槽110的开口宽度不会太小，避免在栅极40填入时较早封口而造成空洞或缝隙，从而保证半导体器件的电性参数和产品良率。

在一个实施例中，非共形衬垫应用层20的材料包括硅氮化物（SiN）、硅氮氧化物（SiON）和硅氧化物如二氧化硅（SiO2）中的至少一种。

应该理解的是，虽然各流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请继续参阅图3d，本申请实施例还提供了一种半导体器件，该半导体器件包括衬底10、非共形衬垫应用层20、栅氧化层30和栅极40。其中，衬底10中开设有沟槽110，沟槽110具有垂直结构，本申请并不限制沟槽110的深宽比和形状。示例性的，衬底10可以为任意适于形成的材料，例如为硅片、锗衬底、硅锗、绝缘体上硅或绝缘体上层叠硅等。本申请并不限制衬底10的种类和厚度，在本实施例中，衬底10例如选择硅片（Si）进行阐述。

非共形衬垫应用层20位于衬底上表层120和沟槽110的第一槽壁111上，其中，沟槽110的第一槽壁111为靠近衬底上表层120的部分槽壁，第一槽壁111的深度小于沟槽110的总深度。

栅氧化层30位于非共形衬垫应用层20上、沟槽110的第二槽壁112和沟槽110的槽底113。其中，第一槽壁111与第二槽壁112相邻接，第二槽壁112与槽底113相邻接，第一槽壁111、第二槽壁112和槽底113共同构成沟槽110的内壁。第二槽壁112的深度小于沟槽110的总深度。

栅极40位于栅氧化层30上，并填充于沟槽110内。栅极40可以为任意适于形成的材料，例如为多晶硅（Poly）、钨（W）等。本申请不限制栅极40的材料种类，在本申请实施例中，栅极40例如选择多晶硅进行阐述。

上述半导体器件，由于非共形衬垫应用层20与衬底10材质不同，因此，两者对于栅氧化层30的长膜速率存在差异。具体而言，相对于在衬底10上生长栅氧化层30，非共形衬垫应用层20能够抑制栅氧化层30的生长，因此，位于非共形衬垫应用层20上的栅氧化层30厚度要小于位于衬底10上的栅氧化层30厚度，由此在沟槽110内填入栅极40时不会提早封口造成空洞或缝隙，从而能够保证半导体器件的电性参数和产品良率。

请继续参阅图3c或图3d，在一个实施例中，栅氧化层30包括第一子氧化层310和第二子氧化层320。其中，第一子氧化层310位于非共形衬垫应用层20上，第二子氧化层320位于沟槽110的槽底113以及第二槽壁112，第一子氧化层310的厚度小于第二子氧化层320的厚度。

上述半导体器件，由于非共形衬垫应用层20与衬底10的材质不同，因此，栅氧化层30在两者上生长的速率存在差异，基于此，非共形衬垫应用层20相对于衬底10具有抑制栅氧化层30生长的性能，故第一子氧化层310的厚度要小于第二子氧化层320的厚度，从而在栅极40填入时不会提早封口造成空洞或缝隙，改善了半导体器件的电性参数，也提高了产品良率。

请继续参阅图3c，在一个实施例中，第二子氧化层320的厚度为50埃至700埃。

请继续参阅图3b，在一个实施例中，位于第一槽壁111的非共形衬垫应用层20的深度h1与沟槽110总深度的比值小于或等于80%，从而抑制沟槽110开口处的栅氧化层30的生长，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，以保证半导体器件的电性参数和产品良率。

请继续参阅图3b，在一个实施例中，位于第一槽壁111的非共形衬垫应用层20的深度h1为1纳米至800纳米，抑制位于非共形衬垫应用层20上的栅氧化层30的生长，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，以保证半导体器件的电性参数和产品良率。

请继续参阅图3b，在一个实施例中，非共形衬垫应用层20的厚度w2为50埃至700埃，以控制位于第一槽壁111的非共形衬垫应用层20和位于非共形衬垫应用层20上的栅氧化层30的总厚度不会太大，使得在栅极40填入时沟槽110不会提早封口造成空洞或缝隙，从而保证半导体器件的电性参数和产品良率。

请继续参阅图3c，在一个实施例中，沟槽110的开口宽度w3为5纳米至200纳米，以控制沟槽110的开口宽度不会太小，避免在栅极40填入时较早封口而造成空洞或缝隙，从而保证半导体器件的电性参数和产品良率。

在一个实施例中，非共形衬垫应用层20的材料包括硅氮化物（SiN）、硅氮氧化物（SiON）和硅氧化物如二氧化硅（SiO2）中的至少一种。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底，所述衬底中开设有沟槽；

非共形衬垫应用层，位于所述衬底上表层和所述沟槽的第一槽壁上，其中，所述第一槽壁为靠近所述衬底上表层的部分槽壁；

栅氧化层，位于所述非共形衬垫应用层上和所述沟槽的第二槽壁以及槽底，其中，所述第一槽壁与所述第二槽壁相邻接；

栅极，位于所述栅氧化层上，并填充于所述沟槽内。

2.根据权利要求1所述的半导体器件，其特征在于，所述栅氧化层包括第一子氧化层和第二子氧化层，其中，所述第一子氧化层位于所述非共形衬垫应用层上，所述第二子氧化层位于所述沟槽的槽底以及第二槽壁，所述第一子氧化层的厚度小于所述第二子氧化层的厚度。

3.根据权利要求2所述的半导体器件，其特征在于，所述第二子氧化层的厚度为50埃至700埃。

4.根据权利要求1所述的半导体器件，其特征在于，位于所述第一槽壁的所述非共形衬垫应用层的深度与所述沟槽总深度的比值小于或等于80%。

5.根据权利要求4所述的半导体器件，其特征在于，位于所述第一槽壁的所述非共形衬垫应用层的深度为1纳米至800纳米。

6.根据权利要求1所述的半导体器件，其特征在于，所述非共形衬垫应用层的厚度为50埃至700埃。

7.根据权利要求1所述的半导体器件，其特征在于，所述沟槽的开口宽度为5纳米至200纳米。

8.根据权利要求1所述的半导体器件，其特征在于，所述非共形衬垫应用层的材料包括硅氮化物、硅氮氧化物和硅氧化物中的至少一种。

9.一种半导体器件的制备方法，其特征在于，包括：

提供衬底，所述衬底中开设有沟槽；

采用至少一次原子层沉积，于所述衬底上表层和所述沟槽的第一槽壁上形成非共形衬垫应用层；其中，所述第一槽壁为靠近所述衬底上表层的部分槽壁，位于所述第一槽壁上的所述非共形衬垫应用层的深度与所述原子层沉积的脉冲时间和流量正相关；

于所述非共形衬垫应用层上和所述沟槽的第二槽壁以及槽底形成栅氧化层，其中，所述第一槽壁与所述第二槽壁相邻接；

于所述栅氧化层上，并填充所述沟槽，以形成栅极。

10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述栅极的材料包括多晶硅或钨。

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