CN113871489B - 一种全环绕多通道漂移区横向功率器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种全环绕多通道漂移区横向功率器件及其制造方法，包括从下至上依次叠设的半导体衬底、埋层和有源区；有源区包括半导体漂移区、P型半导体区和N型半导体区；半导体漂移区包括介质层和内置在介质层中的若干个半导体通道。本发明通过在半导体通道四周填充高介电常数介质材料，形成全环绕多通道漂移区结构。全环绕介质从四个方向对漂移区中的半导体通道进行调制，使漂移区电势分布更加均匀、有效提升漂移区横向电场、器件纵向电场和器件击穿电压；多通道结构进一步增加高介电常数介质的调制面积，同时高介电常数介质有助于提高漂移区掺杂浓度，降低导通电阻；本发明不仅适用于硅基功率器件，也适用于宽禁带半导体功率器件。

Description

一种全环绕多通道漂移区横向功率器件及其制造方法
技术领域
本发明涉及半导体功率器件技术领域，特别是一种全环绕多通道漂移区横向功率器件及其制造方法。
背景技术
功率半导体器件是功率集成电路的核心部件，对于任何类型的功率半导体器件，根据电流路径通常可以分为两大类：横向结构和纵向结构。随着半导体技术的不断发展，横向功率器件因具有体积小、易集成、击穿电压大、导通电阻低、高增益、转换性能优越、工艺兼容好等众多优点，被广泛应用于射频基站、汽车电子及智能家具中。
横向功率器件在提高击穿电压的同时往往伴随着导通电阻的增大，这一矛盾关系是限制其在高压、大电流领域应用的关键因素。横向功率器件的设计目标主要是为了缓解击穿电压和导通电阻之间的矛盾关系，目前的技术主要采用二维电场调制技术以改善该矛盾关系，如何利用多向电场调制技术调制漂移区是横向功率器件性能进一步优化的关键。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足，而提供一种全环绕多通道漂移区横向功率器件及其制造方法，该全环绕多通道漂移区横向功率器件及其制造方法在漂移区中形成多个半导体通道，并利用高介电常数介质的全环绕来对漂移区进行全方位调制；漂移区多通道结构增加了高介电常数介质的调制面积，使漂移区电势、电场分布更加均匀，提升了器件击穿电压，同时高介电常数介质有助于提高漂移区掺杂浓度，降低导通电阻。
为解决上述技术问题，本发明采用的技术方案是：
一种全环绕多通道漂移区横向功率器件，包括从下至上依次叠设的半导体衬底、埋层和有源区。
有源区包括半导体漂移区、P型半导体区和N型半导体区。
P型半导体区和N型半导体区布设在沿半导体漂移区长度方向的两侧；其中，P型半导体区的外周设置有阳极电极，N型半导体区的外周设置有阴极电极。
半导体漂移区包括介质层和内置在介质层中的若干个半导体通道。
每个半导体通道均沿半导体漂移区的长度方向布设，且分别与P型半导体区和N型半导体区相连接。
介质层的介电常数大于每个半导体通道的介电常数，介质层对每个半导体通道形成全环绕布设。
每个半导体通道的厚度相等且均为a，最顶层半导体通道上方的介质层厚度、相邻两个半导体通道之间的介质层厚度、以及最底层半导体通道与埋层之间的介质层厚度均相等且均为b，则b：a= 0.5：1 ~2：1。
半导体通道的纵截面形状为长方形、正方形、椭圆形、圆形和八边形中的一种。
半导体通道的材料为硅、碳化硅、氮化镓和氧化镓中的一种；每个半导体通道与介质层的接触面之间具设置有缓冲层。
半导体通道的数量为2-4个。
一种全环绕多通道漂移区横向功率器件的制造方法，包括以下步骤。
步骤1、制备牺牲层与半导体通道层的叠层结构，具体包括如下步骤。
步骤1A、在半导体衬底上淀积埋层。
步骤1B、在步骤1的埋层顶部N次外延牺牲层与半导体通道层，形成牺牲层与半导体通道层的叠层结构；其中，N=2 ~4。
步骤2、刻蚀叠层结构外缘，具体包括如下步骤：
步骤2A、形成端部刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两端进行刻蚀，形成两个端部刻蚀区；端部刻蚀区沿半导体通道层长度方向的刻蚀宽度等于P型半导体区或N型半导体区的宽度；刻蚀深度为步骤1制备的叠层结构的厚度。
步骤2B、形成侧面刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两侧进行刻蚀，形成两个侧面刻蚀区；每个侧面刻蚀区的刻蚀深度均为步骤1制备的叠层结构的厚度。
步骤3、制作支撑侧墙：在步骤2A形成的两个端部刻蚀区，分别以光刻胶为掩膜，使用化学气相淀积法，淀积氮化硅作为支撑侧墙。
步骤4、腐蚀牺牲层：利用化学腐蚀方法，将步骤1外延的N个牺牲层进行腐蚀，从而形成N个空腔。
步骤5、全环绕介质层：在最顶层半导体通道上方、N个空腔以及步骤2形成的两个侧面刻蚀区均使用原子层淀积法，填充高介电常数介质形成对每个半导体通道全环绕的介质层；其中，高介电常数介质是指介质层的介电常数大于每个半导体通道的介电常数。
步骤6、去除支撑侧墙：以光刻胶为掩膜，将两个支撑侧墙进行刻蚀去除。
步骤7、制备P型半导体区和N型半导体区：在去除支撑侧墙的两个端部刻蚀区，外延生成两个端部本征半导体区，一个端部本征半导体区注入高浓度硼离子，另一个端部本征半导体区注入高浓度磷离子；退火，分别形成P型半导体区和N型半导体区。
步骤8、制备阳极电极和阴极电极，具体包括如下步骤：
步骤8A、制备阳极电极：利用磁控溅射淀积金属在P型半导体区的上表面和两侧，退火形成阳极电极。
步骤8B、制备阴极电极：利用磁控溅射淀积金属在N型半导体区的上表面和两侧，退火形成阴极电极。
步骤5中，在填充高介电常数介质之前，在最顶层半导体通道上方、N个空腔的内壁以及步骤2形成的两个侧面刻蚀区壁面上均先氧化一层半导体氧化物，作为缓冲层。
步骤5中，介质层在最顶层半导体通道上方的厚度不小于牺牲层的厚度。
牺牲层的材料选择比大于半导体通道的材料选择比。
半导体通道的纵截面形状为长方形、正方形、椭圆形、圆形和八边形中的一种；通过调整步骤2中叠层结构外缘刻蚀的宽度或步骤4中化学腐蚀的腐蚀时间，即能适应不同半导体通道纵截面形状的制造。
本发明具有如下有益效果：
本发明通过在漂移区中制备出多个半导体通道，每一个半导体通道周围都覆盖有高介电常数介质材料，形成全环绕多通道漂移区结构。一方面，漂移区中的多通道替代原来的单通道，增加了高介电常数介质的覆盖面积，更有助于其调制漂移区电势、电场，大大提升了器件的击穿电压。另一方面，漂移区全环绕结构利用介质辅助耗尽效应调制漂移区，能够提高漂移区掺杂浓度，从而降低器件导通电阻。
附图说明
图1为本发明一种全环绕多通道漂移区横向功率器件的结构示意图。
图2为半导体衬底外延半导体通道与牺牲层后的结构示意图。
图3为干法刻蚀出叠层后的结构示意图。
图4为制备支撑侧墙后的结构示意图。
图5为牺牲层通道释放后的结构示意图。
图6为全环绕介质层淀积完成后的结构示意图。
图7为支撑侧墙去除后的结构示意图。
图8为选择性外延P型半导体区、N型半导体区后的结构示意图。
图9为磁控溅射制备电极后的器件最终结构示意图。
图10为沿图9中A1线的纵剖面图。
图11为沿图9中A2线的纵剖面图。
图12为沿图9中B1线的纵剖面图。
图13为沿图9中B2线的纵剖面图。
图14为关态时漂移区的电力线分布图。
图15为传统横向功率器件击穿时电势分布图。
图16为实施例1击穿时电势分布图。
图17为传统横向功率器件结构与实施例1击穿时横向电场对比图。
图18为传统横向功率器件结构与实施例1击穿时纵向电场对比图。
图19为传统横向功率器件结构与实施例1击穿电压随漂移区掺杂浓度变化的对比图。
图20为半导体通道截面形状为正方形的结构示意图。
图21为半导体通道截面形状为圆形的结构示意图。
图22为半导体通道截面形状为椭圆的结构示意图。
图23为半导体通道截面形状为八边形的结构示意图。
其中有：
1.半导体衬底；2.埋层；3.有源区；4.半导体漂移区；5.P型半导体区；6. N型半导体区；7.半导体通道；8.牺牲层；9.介质层；10.阳极电极；11.阴极电极；12.支撑侧墙。
具体实施方式
下面结合附图和具体较佳实施方式对本发明作进一步详细的说明。
本发明的描述中，需要理解的是，术语“左侧”、“右侧”、“上部”、“下部”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，“第一”、“第二”等并不表示零部件的重要程度，因此不能理解为对本发明的限制。本实施例中采用的具体尺寸只是为了举例说明技术方案，并不限制本发明的保护范围。
本发明以N型漂移区的横向功率二极管为例，进行详细说明。作为替换，也可以应用于P型漂移区的横向功率二极管，IGBT器件、SOI器件等多种类型横向功率器件也可应用。
如图1所示，一种全环绕多通道漂移区横向功率器件，包括从下至上依次叠设的半导体衬底1、埋层2和有源区3。
有源区包括半导体漂移区4（也可简称为漂移区）、P型半导体区5和N型半导体区6。
P型半导体区和N型半导体区布设在沿半导体漂移区长度方向的两侧；其中，P型半导体区的外周设置有阳极电极10，N型半导体区的外周设置有阴极电极11。
半导体漂移区包括介质层9和内置在介质层中的若干个半导体通道7。
每个半导体通均沿半导体漂移区的长度方向布设，且分别与P型半导体区和N型半导体区相连接。
介质层的介电常数大于每个半导体通道的介电常数，介质层对每个半导体通道形成全环绕布设。
每个半导体通道的厚度相等且均为a，最顶层半导体通道上方的介质层厚度、相邻两个半导体通道之间的介质层厚度、以及最底层半导体通道与埋层之间的介质层厚度均相等且均为b，则b：a= 0.5：1 ~2：1。
进一步，每个半导体通道与介质层的接触面之间具设置有缓冲层，缓冲层优选为二氧化硅等。缓冲层的设置，能使半导体通道与介质层的界面接触好。
半导体通道的材料优选为硅、碳化硅、氮化镓和氧化镓等宽禁带半导体材料中的一种。
半导体通道的数量为2-4个。半导体通道的数量并不是越多越好，半导体通道数量过多，则导致每个半导体通道的厚度过薄，电流路径变窄，不利于其驱动性能；而半导体通道数量过少，则高介电常数介质覆盖面积增加有限，限制了高介电常数介质的调制效果；经过数值仿真、模拟计算，本发明中的半导体通道数量优选选择为3个。
半导体通道的纵截面形状有如下几种优选实施例。
实施例1
如图7所示，每个半导体通道的纵截面均为长方形。
实施例2
如图20所示，每个半导体通道的纵截面均为正方形。正方形截面的设计，与长方形截面相比，面积更小，因此芯片体积更小、功耗更低，更适用于低功耗设计。
实施例3
如图21所示，每个半导体通道的纵截面均为圆形。圆形截面的设计，与正方形截面相比，截面面积更小，且不存在尖锐的“拐角”，同样适用于低功耗设计，并且器件的电学特性均匀一致性好，可靠性更高。
实施例4
如图22所示，每个半导体通道的纵截面均为椭圆形。椭圆形截面的设计，与长方形截面相比，半导体通道截面面积减小较少，性能较强，同时也不存在尖锐的“拐角”，器件可靠性高。
实施例5
如图23所示，每个半导体通道的纵截面均为八边形。八边形。截面的设计，与长方形截面相比，漂移区中全环绕介质覆盖面积更大，即调制效果也更好。
一种全环绕多通道漂移区横向功率器件的制造方法，包括以下步骤。
步骤1、制备牺牲层与半导体通道层的叠层结构，具体包括如下步骤。
步骤1A、在半导体衬底上淀积埋层。
步骤1B、在步骤1的埋层顶部N次外延牺牲层与半导体通道层，形成如图2所示的牺牲层与半导体通道层的叠层结构；其中，N=2 ~4。
本实施例中，以每个半导体通道的纵截面均为长方形，且半导体通道数量优选选择为3个为例进行详细说明。故而，本实施例中，N=3，也即具有3个牺牲层与3个半导体通道层交替的叠层结构。
上述牺牲层材料选用与半导体通道界面接触良好，并且腐蚀时具有高选择比的材料。也即，牺牲层的材料选择比大于半导体通道的材料选择比。
以半导体通道材料是硅时为例，牺牲层材料选用锗硅。锗和硅为同族元素，但是锗的活性高于硅，所以锗硅中的锗原子与混合溶液中具有氧化性的物质发生氧化反应生成锗的氧化物，然后混合溶液中的酸与锗的氧化物发生反应，生成可以溶于混合溶液的化合物，锗硅层中硅原子失去四周的锗原子支撑而脱落进入腐蚀溶液中；半导体通道的硅原子由于活性比锗低，未被氧化而保存完整，这样便实现了牺牲层和半导体通道层的高选择比腐蚀。
步骤2、刻蚀叠层结构外缘，具体包括如下步骤：
干法刻蚀前，先依次在最上层的外延半导体层上淀积氧化硅、氮化硅和光刻胶层，通过光刻在光刻胶上形成图形，以光刻胶为掩膜，刻蚀掉未掩膜部位，形成两个端部刻蚀区。
另外，由于牺牲层与半导体通道材料不同，活性不同，若选择湿法腐蚀则不易控制，干法刻蚀界面垂直度较好。
步骤2A、形成端部刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两端进行刻蚀，形成两个端部刻蚀区；每个端部刻蚀区沿半导体通道层长度方向的刻蚀宽度不小于（优选等于）P型半导体区或N型半导体区的厚度，刻蚀深度为步骤1外延制备的叠层结构的厚度。
步骤2B、形成侧面刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两侧进行刻蚀，形成两个侧面刻蚀区；每个侧面刻蚀区的刻蚀宽度不小于（优选等于）牺牲层的厚度，刻蚀深度为步骤1外延制备的叠层结构的厚度。
上述步骤1的叠层结构经过外缘的干法刻蚀后，形成如图3所示的新叠层结构。
当每个半导体通道的纵截面均为正方形时，只需改变本步骤2中干法刻蚀时的刻蚀宽度即可。
步骤3、制作支撑侧墙
为防止牺牲层所在通道释放后，半导体通道坍塌，应在腐蚀牺牲层前淀积制备支撑侧墙。
在步骤2A形成的两个端部刻蚀区，分别以光刻胶为掩膜，使用化学气相淀积法，淀积氮化硅作为如图4所示的支撑侧墙12。
上述支撑侧墙材料选用与半导体通道界面接触好、抗腐蚀能力强的材料，如氮化硅等。
步骤4、腐蚀牺牲层，也称牺牲层通道释放
利用化学腐蚀方法，将步骤1外延的N个牺牲层进行腐蚀，从而形成由支撑侧墙支撑的N个空腔（也即N个悬空半导体通道结构）。本实施例中，形成如图5所示的3个长方形空腔。
牺牲层通道释放有干法刻蚀和湿法腐蚀两种选择，干法刻蚀是通过刻蚀气体来实现的，如二氟甲烷或氯化氢，能够更精准的控制牺牲层与半导体通道之间的刻蚀速率，但是刻蚀离子的轰击会对半导体通道造成损伤。湿法腐蚀溶液优选为氢氟酸、双氧水、醋酸混合溶液，双氧水充当氧化剂，由于牺牲层与半导体通道材料活性不同，所以腐蚀时选择比不同，易控制，对半导体通道材料损伤小。故而，本实施例中优先选择湿法的化学腐蚀。
当半导体通道的纵截面形状为椭圆形时，仅需调整本步骤4中的化学腐蚀时间即可。
当半导体通道的纵截面形状为圆形或八边形时，可以通过调整步骤2中叠层结构外缘刻蚀的宽度和步骤4中化学腐蚀的腐蚀时间，即能适应对应半导体通道纵截面形状的制造。
步骤5、全环绕介质层
先在最顶层半导体通道上方、N个空腔的内壁以及步骤2形成的两个侧面刻蚀区壁面上均先氧化一层半导体氧化物（优选为二氧化硅），作为缓冲层。缓冲层的设置，使得在淀积高介电常数介质前，先热氧化处理，在半导体通道四周生成一层薄薄的半导体氧化物层，以便缓解介质层和半导体通道之间的界面缺陷问题。
然后，在最顶层半导体通道上方、N个空腔以及步骤2形成的两个侧面刻蚀区均使用原子层淀积法，填充高介电常数介质形成如图6所示的对每个半导体通道全环绕的介质层；其中，高介电常数介质是指介质层的介电常数大于每个半导体通道的介电常数。
采用原子层淀积技术，制备高介电常数介质层，介质层全环绕半导体通道；填充完成后进行研磨抛光处理，使顶层介质材料具有一定的厚度。介质层在最顶层半导体通道上方的厚度优选不小于牺牲层的厚度。
步骤6、去除支撑侧墙
介质填充完成，悬空的半导体通道便有了支撑，此时可以去除支撑侧墙；此时，以光刻胶为掩膜，将两个支撑侧墙进行刻蚀去除，去除后效果如图7所示。
步骤7、制备P型半导体区和N型半导体区：在去除支撑侧墙的两个端部刻蚀区，外延生成两个端部本征半导体区，一个端部本征半导体区注入高浓度硼离子，另一个端部本征半导体区注入高浓度磷离子；退火，分别形成P型半导体区和N型半导体区。
步骤8、制备阳极电极和阴极电极，具体包括如下步骤：
步骤8A、制备阳极电极：利用磁控溅射淀积金属在P型半导体区的上表面和两侧，退火形成阳极电极。
步骤8B、制备阴极电极：利用磁控溅射淀积金属在N型半导体区的上表面和两侧，退火形成阴极电极。
制造完成的全环绕多通道漂移区横向功率器件，具体如图9至图13所示。
由于介质层的介电常数远大于半导体通道的介电常数，根据高斯定理D=εE，其中，D 是电位移矢量，E 是电场强度,ε是介电常数，漂移区离化施主电荷所产生的大部分电力线经过全环绕介质区终止于低电位，具体如图14所示，从而缓解了常规横向功率器件电力线聚集于结处的现象。图14中，Buried Oxide表示埋层，HK表示介质层。
图15显示了传统横向功率器件击穿时电势分布图，由图可知传统电势分布不均匀，电势线在漂移区中部过稀、结处过密。
图16显示了本申请的横向功率器件（半导体通道截面为长方形）击穿时电势分布图，由图可知，本申请的电势分布与传统结构相比明显更加均匀。
图17显示了传统横向功率器件结构与半导体通道截面为长方形的本申请结构击穿时横向电场对比图，由图可知，新结构器件横向电场比传统结构提升明显。
图18显示了传统横向功率器件结构与半导体通道截面为长方形的本申请结构击穿时纵向电场对比图，由图可知，新结构器件纵向电场优于传统结构。
图19显示了传统横向功率器件结构与半导体通道截面为长方形的本申请结构击穿电压BV随漂移区掺杂浓度Nd变化的对比图，由图可知新结构击穿电压远大于传统结构，同时漂移区掺杂浓度也大大提升，因此在提升击穿电压的同时也可以有效降低器件导通电阻。经计算，本专利提出的新结构比导通电阻与传统结构比导通电阻相比可降低50%以上。
以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。

Claims (10)

1.一种全环绕多通道漂移区横向功率器件的制造方法，其特征在于：包括以下步骤：
步骤1、制备牺牲层与半导体通道层的叠层结构，具体包括如下步骤：
步骤1A、在半导体衬底上淀积埋层；
步骤1B、在步骤1的埋层顶部N次外延牺牲层与半导体通道层，形成牺牲层与半导体通道层的叠层结构；其中，N=2 ~4；
步骤2、刻蚀叠层结构外缘，具体包括如下步骤：
步骤2A、形成端部刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两端进行刻蚀，形成两个端部刻蚀区；端部刻蚀区沿半导体通道层长度方向的刻蚀宽度等于P型半导体区或N型半导体区的宽度；刻蚀深度为步骤1制备的叠层结构的厚度；
步骤2B、形成侧面刻蚀区：以光刻胶做掩膜，对步骤1制备的叠层结构的两侧进行刻蚀，形成两个侧面刻蚀区；每个侧面刻蚀区的刻蚀深度均为步骤1制备的叠层结构的厚度；
步骤3、制作支撑侧墙：在步骤2A形成的两个端部刻蚀区，分别以光刻胶为掩膜，使用化学气相淀积法，淀积氮化硅作为支撑侧墙；
步骤4、腐蚀牺牲层：利用化学腐蚀方法，将步骤1外延的N个牺牲层进行腐蚀，从而形成N个空腔；
步骤5、全环绕介质层：在最顶层半导体通道上方、N个空腔以及步骤2形成的两个侧面刻蚀区均使用原子层淀积法，填充高介电常数介质形成对每个半导体通道全环绕的介质层；其中，高介电常数介质是指介质层的介电常数大于每个半导体通道的介电常数；
步骤6、去除支撑侧墙：以光刻胶为掩膜，将两个支撑侧墙进行刻蚀去除；
步骤7、制备P型半导体区和N型半导体区：在去除支撑侧墙的两个端部刻蚀区，外延生成两个端部本征半导体区，一个端部本征半导体区注入高浓度硼离子，另一个端部本征半导体区注入高浓度磷离子；退火，分别形成P型半导体区和N型半导体区；
步骤8、制备阳极电极和阴极电极，具体包括如下步骤：
步骤8A、制备阳极电极：利用磁控溅射淀积金属在P型半导体区的上表面和两侧，退火形成阳极电极；
步骤8B、制备阴极电极：利用磁控溅射淀积金属在N型半导体区的上表面和两侧，退火形成阴极电极。
2.根据权利要求1所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：步骤5中，在填充高介电常数介质之前，在最顶层半导体通道上方、N个空腔的内壁以及步骤2形成的两个侧面刻蚀区壁面上均先氧化一层半导体氧化物，作为缓冲层。
3.根据权利要求1所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：步骤5中，介质层在最顶层半导体通道上方的环绕厚度不小于牺牲层的厚度。
4.根据权利要求1所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：牺牲层的材料选择比大于半导体通道的材料选择比。
5.根据权利要求1所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：半导体通道的纵截面形状为长方形、正方形、椭圆形、圆形和八边形中的一种；通过调整步骤2中叠层结构外缘刻蚀的宽度或步骤4中化学腐蚀的腐蚀时间，即能适应不同半导体通道纵截面形状的制造。
6.根据权利要求1所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：全环绕多通道漂移区横向功率器件，包括从下至上依次叠设的半导体衬底、埋层和有源区；
有源区包括半导体漂移区、P型半导体区和N型半导体区；
P型半导体区和N型半导体区布设在沿半导体漂移区长度方向的两侧；其中，P型半导体区的外周设置有阳极电极，N型半导体区的外周设置有阴极电极；
半导体漂移区包括介质层和内置在介质层中的若干个半导体通道；
每个半导体通均沿半导体漂移区的长度方向布设，且分别与P型半导体区和N型半导体区相连接；
介质层的介电常数大于每个半导体通道的介电常数，介质层对每个半导体通道形成全环绕布设。
7. 根据权利要求6所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：每个半导体通道的厚度相等且均为a，最顶层半导体通道上方的介质层厚度、相邻两个半导体通道之间的介质层厚度、以及最底层半导体通道与埋层之间的介质层厚度均相等且均为b，则b：a= 0.5：1 ~2：1。
8.根据权利要求6所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：半导体通道的纵截面形状为长方形、正方形、椭圆形、圆形和八边形中的一种。
9.根据权利要求6所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：半导体通道的材料为硅、碳化硅、氮化镓和氧化镓中的一种；每个半导体通道与介质层的接触面之间具设置有缓冲层。
10.根据权利要求6所述的全环绕多通道漂移区横向功率器件的制造方法，其特征在于：半导体通道的数量为2-4个。
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006087B2 (en) * 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
CN103219386B (zh) * 2013-04-22 2016-01-20 南京邮电大学 一种具有高k绝缘区的横向功率器件
CN103441147B (zh) * 2013-08-09 2016-01-20 电子科技大学 一种横向soi功率半导体器件
CN108807555A (zh) * 2018-08-08 2018-11-13 电子科技大学 一种肖特基二极管器件
TWI826501B (zh) * 2018-09-05 2023-12-21 日商索尼半導體解決方案公司 二極體
US11996403B2 (en) * 2019-12-13 2024-05-28 Intel Corporation ESD diode solution for nanoribbon architectures
CN111244185B (zh) * 2020-02-10 2022-07-08 南京邮电大学 一种鳍式横向双扩散功率器件
US11101374B1 (en) * 2020-06-13 2021-08-24 International Business Machines Corporation Nanosheet gated diode
CN112768530B (zh) * 2021-02-03 2022-10-21 南京邮电大学 一种高k围栅场介质纵向双扩散功率器件
CN113871489B (zh) * 2021-12-02 2022-02-22 南京邮电大学 一种全环绕多通道漂移区横向功率器件及其制造方法

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