CN103311112B - 在沟槽内形成多晶硅的方法 - Google Patents

在沟槽内形成多晶硅的方法 Download PDF

Info

Publication number
CN103311112B
CN103311112B CN201310238394.XA CN201310238394A CN103311112B CN 103311112 B CN103311112 B CN 103311112B CN 201310238394 A CN201310238394 A CN 201310238394A CN 103311112 B CN103311112 B CN 103311112B
Authority
CN
China
Prior art keywords
polysilicon
groove
layer
substrate
sacrifice layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310238394.XA
Other languages
English (en)
Other versions
CN103311112A (zh
Inventor
童亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silergy Semiconductor Technology Ltd
Original Assignee
Hangzhou Silergy Semiconductor Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Silergy Semiconductor Technology Ltd filed Critical Hangzhou Silergy Semiconductor Technology Ltd
Priority to CN201310238394.XA priority Critical patent/CN103311112B/zh
Publication of CN103311112A publication Critical patent/CN103311112A/zh
Priority to TW103113215A priority patent/TWI689100B/zh
Priority to US14/302,753 priority patent/US9147739B2/en
Application granted granted Critical
Publication of CN103311112B publication Critical patent/CN103311112B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

本发明提出一种在沟槽内形成多晶硅的方法，在衬底表面以及沟槽中形成多晶硅之后，在多晶硅表面涂覆刻蚀率较高的牺牲层，牺牲层能够形成较平坦的表面，接着再借着平坦的牺牲层作为牺牲掩膜对多晶硅进行刻蚀，便能刻蚀出表面平坦的多晶硅，避免使用CMP工艺，简化了工艺流程，降低了生产成本，并且能够使后续形成的氧化层符合工艺要求。

Description

在沟槽内形成多晶硅的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种在沟槽内形成多晶硅的方法。
背景技术
在功率器件中，沟槽型双层栅极功率MOS器件具有击穿电压高，导通电阻低，开关速度快的特性。通常，第一层多晶硅（POLY）接地，而第二层多晶硅（POLY）作为栅极。两层多晶硅之间的氧化层厚度需要严格控制，否则会形成漏电或较低的击穿电压。
请参考图1和图2，现有工艺中，沟槽型双层栅极功率MOS器件在形成第一多晶硅时，先在衬底10上形成沟槽，并在所述沟槽以及所述衬底10表面均形成氧化层20，之后在所述沟槽内以及氧化层20表面形成第一多晶硅30，接着刻蚀所述第一多晶硅30，去除形成在所述衬底10表面的第一多晶硅30，并使形成在所述沟槽内的第一多晶硅30至所述衬底10表面平面下预定深度。
然而，如图1所述，由于沟槽较深，在所述沟槽内以及衬底10表面形成第一多晶硅30时，形成在沟槽上的第一多晶硅30会存在凹坑31，在对所述第一多晶硅30进行刻蚀时，保留在所述沟槽中的第一多晶硅30依旧存在所述凹坑31，如图2所示。后续在所述第一多晶硅30的拐角处形成的氧化层性能较差，会造成氧化层的厚度不可控，从而使整个器件会出现漏电或较低的击穿电压。
现有技术中会采用CMP先磨平所述第一多晶硅30，去除所述凹坑31，之后再对所述第一多晶硅30进行刻蚀。但这导致工艺更加复杂，而且增加了设备成本。
发明内容
本发明的目的在于提供一种在沟槽内形成多晶硅的方法，在沟槽内形成表面平坦的多晶硅。
为了实现上述目的，本发明提出一种在沟槽内形成多晶硅的方法，包括步骤：
提供衬底；
在所述衬底上依次形成第一介质层；
刻蚀所述第一介质层，形成开口；
刻蚀所述衬底，在所述开口中形成沟槽；
在所述沟槽的内侧壁形成第二介质层；
在所述衬底表面以及沟槽内的第二介质层表面形成多晶硅；
在所述多晶硅表面涂覆牺牲层；
刻蚀所述牺牲层以及多晶硅，以去除形成在所述衬底表面的所述多晶硅，使所述沟槽内的多晶硅至低于衬底表面下预定深度。
进一步的，所述牺牲层为光阻或旋涂玻璃。
进一步的，所述牺牲层的厚度范围是2000埃～2微米。
进一步的，所述第一介质层的材料为氧化硅。
进一步的，所述第一介质层的厚度范围是10埃至5000埃。
进一步的，在所述衬底上依次形成第一介质层的步骤中，还包括：在所述第一介质层上形成掩膜层。
进一步的，所述掩膜层为图案化的光阻。
进一步的，所述掩膜层的厚度范围是100埃～8000埃。
进一步的，所述第二介质层的材料为氧化硅。
进一步的，所述第二介质层的厚度范围是100埃～8000埃。
与现有技术相比，本发明的有益效果主要体现在：在衬底表面以及沟槽中形成多晶硅之后，在多晶硅表面涂覆刻蚀率较高的牺牲层，牺牲层能够形成较平坦的表面，接着再借着平坦的牺牲层作为牺牲掩膜对多晶硅进行刻蚀，便能刻蚀出表面平坦的多晶硅，避免使用CMP工艺，简化了工艺流程，降低了生产成本，并且能够使后续形成的氧化层符合工艺要求。
附图说明
图1为在衬底和沟槽中形成第一多晶硅的结构示意图；
图2为第一多晶硅形成后的结构示意图；
图3为一实施例中在沟槽内形成多晶硅的方法的流程图；
图4至图10为一实施例中在沟槽内形成多晶硅的剖面示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的在沟槽内形成多晶硅的方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，本实施例中提出一种在沟槽内形成多晶硅的方法，包括步骤：
提供衬底100；
所述衬底100为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅（SOI）等。
在所述衬底100上依次形成第一介质层200和掩膜层300，如图4所示；
其中，所述第一介质层200为氧化硅，其厚度范围是10埃至5000埃，例如是500埃，作为刻蚀阻挡层，所述掩膜层300为图案化的光阻，其厚度范围是1000埃～2微米，例如是5000埃，用于刻蚀形成后续的开口。
刻蚀所述第一介质层200，形成开口210，如图5所示；
在刻蚀形成开口210之后，去除所述掩膜层300，如图6所示；
接着，刻蚀所述衬底100，在开口210中形成沟槽110，如图7所示；
借着所述第一介质层200的阻挡，在开口210中形成沟槽110，所述沟槽110形成于所述衬底100之中。
在所述沟槽110的内侧壁形成第二介质层220，如图8所示；
其中，所述第二介质层220为氧化硅，其厚度范围是100埃～8000埃，例如是500埃；所述第二介质层220用于隔离后续形成的多晶硅和衬底100，同时起到缓冲的作用；
在所述第一介质层200表面、沟槽110内的第二介质层220表面形成多晶硅400，如图8所示；
所述多晶硅400覆盖所述第一介质层200表面，由于所述沟槽110较深，导致形成在所述沟槽110上的多晶硅400存在凹坑410。
在所述多晶硅400表面涂覆牺牲层500，如图9所示，
所述牺牲层500为光阻或旋涂玻璃（Spin-On-Glass，SOG），其厚度范围是2000埃～2微米，例如是5000埃；其中，旋涂玻璃为二氧化硅和一种易挥发溶剂的混合体，其材质较软，流动性较强。由于光阻和旋涂玻璃的材质较软，流动性较强，填充性能较好，易形成水平的表面，且刻蚀率较高，较容易被刻蚀；所述牺牲层500的厚度可以根据凹坑410的深度确定，也就是说凹坑410越深，所述牺牲层500的厚度也相应的选择更厚，这样才能在后续形成表面水平的多晶硅。
刻蚀所述牺牲层500以及多晶硅400，去除形成在所述第一介质层200表面的多晶硅400，使沟槽110内的多晶硅400至低于衬底100表面下预定深度，如图10所示；
由于形成的所述牺牲层500表面水平，从而会使刻蚀出的多晶硅400表面不会存在凹坑。
综上，在本发明实施例提供的在沟槽内形成多晶硅的方法中，在衬底表面以及沟槽中形成多晶硅之后，在多晶硅表面涂覆刻蚀率较高的牺牲层，牺牲层能够形成较平坦的表面，接着再借着平坦的牺牲层作为牺牲掩膜对多晶硅进行刻蚀，便能刻蚀出表面平坦的多晶硅，从而使后续形成的氧化层符合工艺要求。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种在沟槽内形成多晶硅的方法，包括步骤：
提供衬底；
在所述衬底上依次形成第一介质层；
刻蚀所述第一介质层，形成开口；
刻蚀所述衬底，在所述开口中形成沟槽；
在所述沟槽的内侧壁形成第二介质层；
在所述衬底表面以及沟槽内的第二介质层表面形成多晶硅，所述多晶硅在沟槽上方具有凹坑；
在所述多晶硅表面涂覆牺牲层，所述牺牲层的厚度与凹坑深度呈正向比例；
刻蚀所述牺牲层以及多晶硅，以去除形成在所述衬底表面的所述多晶硅，使所述沟槽内的多晶硅至低于衬底表面下预定深度。
2.如权利要求1所述的在沟槽内形成多晶硅的方法，其特征在于，所述牺牲层为光阻或旋涂玻璃。
3.如权利要求2所述的在沟槽内形成多晶硅的方法，其特征在于，所述牺牲层的厚度范围是2000埃～2微米。
4.如权利要求1所述的在沟槽内形成多晶硅的方法，其特征在于，所述第一介质层的材料为氧化硅。
5.如权利要求4所述的在沟槽内形成多晶硅的方法，其特征在于，所述第一介质层的厚度范围是10埃至5000埃。
6.如权利要求1所述的在沟槽内形成多晶硅的方法，其特征在于，在所述衬底上依次形成第一介质层的步骤中，还包括：在所述第一介质层上形成掩膜层。
7.如权利要求6所述的在沟槽内形成多晶硅的方法，其特征在于，所述掩膜层为图案化的光阻。
8.如权利要求6所述的在沟槽内形成多晶硅的方法，其特征在于，所述掩膜层的厚度范围是100埃～8000埃。
9.如权利要求1所述的在沟槽内形成多晶硅的方法，其特征在于，所述第二介质层的材料为氧化硅。
10.如权利要求9所述的在沟槽内形成多晶硅的方法，其特征在于，所述第二介质层的厚度范围是100埃～8000埃。
CN201310238394.XA 2013-06-14 2013-06-14 在沟槽内形成多晶硅的方法 Active CN103311112B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310238394.XA CN103311112B (zh) 2013-06-14 2013-06-14 在沟槽内形成多晶硅的方法
TW103113215A TWI689100B (zh) 2013-06-14 2014-04-10 在溝槽內形成多晶矽的方法
US14/302,753 US9147739B2 (en) 2013-06-14 2014-06-12 Method of forming polysilicon in a trench

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310238394.XA CN103311112B (zh) 2013-06-14 2013-06-14 在沟槽内形成多晶硅的方法

Publications (2)

Publication Number Publication Date
CN103311112A CN103311112A (zh) 2013-09-18
CN103311112B true CN103311112B (zh) 2016-01-27

Family

ID=49136195

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310238394.XA Active CN103311112B (zh) 2013-06-14 2013-06-14 在沟槽内形成多晶硅的方法

Country Status (3)

Country Link
US (1) US9147739B2 (zh)
CN (1) CN103311112B (zh)
TW (1) TWI689100B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719964A (zh) * 2014-12-05 2016-06-29 中国科学院微电子研究所 一种平坦化的方法
JP2020053469A (ja) * 2018-09-25 2020-04-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US11604307B1 (en) * 2019-09-24 2023-03-14 United States Of America As Represented By The Administrator Of Nasa Dark mirror optical stack and related systems
CN114420761B (zh) * 2022-03-30 2022-06-07 成都功成半导体有限公司 一种耐高压碳化硅器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276411B2 (en) * 1999-05-25 2007-10-02 Advanced Analogic Technologies, Inc. Trench semiconductor device having gate oxide layer with multiple thicknesses and processes of fabricating the same
CN101572229A (zh) * 2008-04-28 2009-11-04 北大方正集团有限公司 多晶硅表面平坦化的方法
CN102832242A (zh) * 2011-06-13 2012-12-19 朱江 一种沟槽mos结构半导体装置及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001499B1 (ko) * 1987-07-07 1993-03-02 오끼뎅끼 고오교오 가부시끼가이샤 반도체 장치의 제조방법
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6903013B2 (en) * 2003-05-16 2005-06-07 Chartered Semiconductor Manufacturing Ltd. Method to fill a trench and tunnel by using ALD seed layer and electroless plating
US7563675B2 (en) * 2007-07-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Ladder poly etching back process for word line poly planarization
US7919387B2 (en) * 2008-03-17 2011-04-05 International Business Machines Corporation Structure and method for manufacturing memory
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
CN103199053B (zh) 2013-04-12 2015-08-19 矽力杰半导体技术(杭州)有限公司 沟槽的形成方法及半导体结构
CN103413765B (zh) 2013-08-27 2016-08-10 矽力杰半导体技术(杭州)有限公司 沟槽mosfet器件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276411B2 (en) * 1999-05-25 2007-10-02 Advanced Analogic Technologies, Inc. Trench semiconductor device having gate oxide layer with multiple thicknesses and processes of fabricating the same
CN101572229A (zh) * 2008-04-28 2009-11-04 北大方正集团有限公司 多晶硅表面平坦化的方法
CN102832242A (zh) * 2011-06-13 2012-12-19 朱江 一种沟槽mos结构半导体装置及其制备方法

Also Published As

Publication number Publication date
CN103311112A (zh) 2013-09-18
US20140370700A1 (en) 2014-12-18
TW201448226A (zh) 2014-12-16
US9147739B2 (en) 2015-09-29
TWI689100B (zh) 2020-03-21

Similar Documents

Publication Publication Date Title
CN103311112B (zh) 在沟槽内形成多晶硅的方法
CN102790055B (zh) Dram结构及其制造方法与ic结构及其制造方法
CN104716182A (zh) 自对准作用沟槽触点
CN105428358A (zh) 一种基于图形化绝缘体上硅衬底的cmos器件结构及制备方法
CN104051260A (zh) 沟槽型肖特基二极管的结构及制作方法
CN105633002A (zh) 一种图形化绝缘体上硅衬底材料及其制备方法
CN104538403A (zh) 阵列基板单元结构、阵列基板、显示装置以及制作方法
CN102683273A (zh) 接触孔的形成方法
CN103077949A (zh) 绝缘体上硅射频器件及其制作方法
CN105390495A (zh) 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法
CN203038894U (zh) 一种半导体结构
CN105633084A (zh) 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法
CN104609359B (zh) 电容式mems惯性传感器的形成方法
US9012996B2 (en) Silicon-on-insulator radio-frequency device and method of forming the same
CN104134628A (zh) 一种浅沟槽隔离结构的制造方法
CN209045527U (zh) 浅沟槽隔离结构
CN104103573A (zh) 半导体结构及其形成方法
CN105552019A (zh) 一种绝缘体岛上硅衬底材料及其制备方法
CN102263055A (zh) 接触孔的形成方法、半导体结构
CN103632950A (zh) 沟槽型双层栅mos中的多晶硅之间的氮化膜形成方法
CN103137537B (zh) 一种图形化全耗尽绝缘体上Si/CoSi2衬底材料及其制备方法
CN103187356B (zh) 一种半导体芯片以及金属间介质层的制作方法
CN105789050A (zh) 一种半导体器件及其制造方法
CN103594492A (zh) Ldmos晶体管及其形成方法
CN102446819B (zh) 改进双重通孔刻蚀停止层交叠区域通孔刻蚀的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant