CN103187356B - 一种半导体芯片以及金属间介质层的制作方法 - Google Patents
一种半导体芯片以及金属间介质层的制作方法 Download PDFInfo
- Publication number
- CN103187356B CN103187356B CN201110448805.9A CN201110448805A CN103187356B CN 103187356 B CN103187356 B CN 103187356B CN 201110448805 A CN201110448805 A CN 201110448805A CN 103187356 B CN103187356 B CN 103187356B
- Authority
- CN
- China
- Prior art keywords
- silicon oxide
- oxide layer
- layer
- semiconductor chip
- arsenic ions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 91
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- -1 arsenic ions Chemical class 0.000 claims abstract description 22
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims description 19
- 238000002513 implantation Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000004528 spin coating Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种半导体芯片以及金属间介质层的制作方法，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。所述半导体芯片金属间介质层的制作方法包括：在第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；在所述第二氧化硅层表面进行砷离子As-1注入。
Description
技术领域
本发明涉及半导体器件及其工艺制造领域，尤其涉及一种半导体芯片以及金属间介质层的制作方法。
背景技术
在半导体芯片及其工艺制造领域，尤其是在集成有互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)器件的芯片制作工艺中，高集成化、微细化和复杂化的要求，使得器件之间的横向尺寸不断下降，纵向尺寸下降甚微，致使器件表面台阶越来越陡，图形间距越来越窄，使得器件接触孔的布线越来越难，接触孔的布线很容易发生引线交叉，并导致串扰现象，而双层金属布线能够解决因布线导致的串扰现象。
参见图1，为CMOS半导体芯片的一个原胞结构示意图，通过多次镀膜、光刻、刻蚀工艺流程在硅衬底1形成PMOS器件和NMOS器件的源极2、栅极3和漏极4，以及连接PMOS器件和NMOS器件漏极4的第一金属层5，连接源极2的第二属层6，在第一金属层5和第二金属层6之间有金属间第一隔离层7和金属间第二隔离层8。金属间第一隔离层7一般采用等离子增强型化学气相沉积氧化硅(PETEOS)形成，为了保证第一隔离层7表面的平坦性，采用在第一隔离层7上形成第二隔离层8，第二隔离层8由旋涂氧化硅(SOG)形成。由于SOG和PETEOS存在的物理状态不同，前者是液态，后者是气态，使得SOG和PETEOS在力学性能上有一定差异，即SOG分子间的应力和PETEOS分子间的应力不同，SOG和PETEOS之间存在一定应力差，使得PMOS器件的开启电压的漂移值较大，导致PMOS器件的可靠性不过关，从而使得COMS的寿命较低。
发明内容
本发明实施例提供一种半导体芯片以及金属间介质层的制作方法，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。
本发明实施例提供的半导体芯片金属间介质层的制作方法，包括以下步骤：
在第一金属层上采用等离子增强型化学气相沉积法形成第一氧化硅层；
在所述第一氧化硅层上采用旋涂法形成第二氧化硅层；
采用回刻工艺对第二氧化硅层进行减薄，形成无台阶的金属隔离层；所述金属隔离层包括所述第一氧化硅层和所述第二氧化硅层；
在所述第二氧化硅层表面进行砷离子As-1注入，将所述砷离子As-1注入所述第二氧化硅层和所述第一氧化硅层。
一种半导体芯片，采用上述方法制作而成。
本发明实施例，通过形成在双金属半导体芯片接触孔上的第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；以及在所述第二氧化硅层表面进行砷离子As-1注入。降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。
附图说明
图1为现有技术CMOS半导体芯片的一个原胞结构示意图；
图2为本发明实施例提供的一种半导体芯片金属间介质层的制作方法流程示意图；
图3为本发明实施例提供的形成有接触孔的半导体芯片结构剖面图；
图4为本发明实施例提供的形成有第一金属层的半导体芯片结构剖面图；
图5为本发明实施例提供的形成有第一氧化硅层的半导体芯片结构剖面图；
图6为本发明实施例提供的形成有第二氧化硅层的半导体芯片结构剖面图；
图7为本发明实施例提供的第二氧化硅层减薄后的半导体芯片结构剖面图；
图8为本发明实施例提供的注入砷离子后的半导体芯片结构剖面图；
图9为本发明实施例提供的形成有第三氧化硅层的半导体芯片结构剖面图；
图10为本发明实施例提供的形成有第二金属层的半导体芯片结构剖面图。
具体实施方式
本发明实施例提供了一种半导体芯片以及金属间介质层的制作方法，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。
具有NMOS器件和PMOS器件的CMOS器件，金属间隔离层(IMD)对PMOS的开启电压的影响较大，使得PMOS的开启电压Vt的漂移百分比超过15％，导致PMOS器件失效，可靠性降低，导致整个CMOS器件的寿命较低。
IMD对PMOS的开启电压的影响是因为IMD是由两部分材料组成，即先后在第一金属层上制作PETEOS和SOG，SOG和PETEOS形成的氧化硅在力学性能上有一定差异，即SOG和PETEOS之间有一定应力，使得PMOS器件的开启电压的漂移值较大，导致PMOS器件失效，可靠性不过关，从而使得COMS的寿命较低。
本发明通过在制作金属间隔离层(IMD)的过程中，注入砷离子As-1，降低SOG和PETEOS之间的应力差，从而提高PMOS器件的可靠性。
以下将结合附图对本发明实施例提供的技术方案进行详细的描述。
参见图2，本发明实施例提供的一种半导体芯片金属间介质层的制作方法，包括以下步骤：
S101、在第一金属层上形成第一氧化硅层。
S102、在所述第一氧化硅层上形成第二氧化硅层。
S103、在所述第二氧化硅层表面进行砷离子As-1注入。
本发明实施例提供的一种半导体芯片金属间介质层的制作方法，具体包括：
参见图3，采用传统CMOS器件制作工艺，制作出具有接触孔51的半导体芯片。
具体地，参见图3，多次使用镀膜、光刻、刻蚀等工艺，在硅衬底9上同时形成NMOS的源极31、漏极32、栅极33，以及PMOS的源极41、漏极42、栅极43，并在PMOS器件和NMOS器件的上面形成第一介质层10，通过对该第一介质层10进行刻蚀，得到PMOS器件和NMOS器件的接触孔51，该介质层可以为二氧化硅(SiO2)。
参见图4，在具有接触孔51的半导体芯片上，采用离子溅射的方式在整个半导体芯片上生长一层厚度约3～4μm的金属层(第一金属层)11，然后利用光刻刻蚀工艺，将接触PMOS的漏极42和源极41的第一金属层11分开，以及将接触NMOS的源极31和漏极32的第一金属层11分开，使得PMOS的漏极42和NMOS的漏极32通过第一金属层11相连，该第一金属层可以为铝金属层，或者铝硅铜(AlSiCu)合金层，或者为铜金属层。
参见图5，在图4所示的半导体芯片的第一金属层11上形成第一氧化硅层12。
具体地，可以通过等离子增强型化学气相沉积氧化硅(PETEOS)形成厚约0.3μm的二氧化硅(SiO2)层。
参见图6，在图5所示的半导体芯片的第一氧化硅层12上形成第二氧化硅层13。
具体地，可以通过旋涂氧化硅(SOG)形成第二氧化硅层13，即通过旋转涂覆的方式在第一氧化硅层12涂覆一层液态二氧化硅(SiO2)层。该第二氧化硅层13是为了消除第一氧化硅层12上的台阶，这些台阶是因半导体芯片上的接触孔窗口所形成的。
参见图7，通过回刻工艺对第二氧化硅层13进行减薄，减薄到厚约0.4μm左右。这样形成的金属隔离层(第一氧化硅层12和第二氧化硅层13)表面平坦，没有台阶。
参见图8，在减薄后的第二氧化硅层13表面进行砷离子As-1注入。
较佳地，将将经过电离砷得到的砷离子As-1，以120keV能量，且4*1015cm-2的剂量从第二氧化硅层13表面注入第二氧化硅层13和第一氧化硅层12。
上述在半导体芯片中金属间隔离层(第二氧化硅层13和第一氧化硅层12)注入砷离子As-1，可以降低PMOS器件开启电压的漂移值。但是不限于所述砷离子的能量值和剂量范围，只要在金属间隔离层注入砷离子As-1，都会降低PMOS器件开启电压的漂移值。
参见图9，在注入有砷离子As-1的第二氧化硅层13表面，形成第三氧化硅层14。这是因为，第二氧化硅层13(旋涂氧化硅层)具有一定吸水性，为了避免该旋涂氧化硅吸收的外界水分影响半导体芯片的器件性能，具体地，在该第二氧化硅层13表面，再一次通过等离子增强型化学气相沉积氧化硅(PETEOS)形成厚约0.5μm的二氧化硅(SiO2)层，以保护第二氧化硅层13(旋涂氧化硅层)不受外界环境的影响。
参见图10，在进行完上述金属间隔离层(第一氧化层12、第二氧化层13和第三氧化层14)的制作之后，在隔离层上进一步制作第二金属层15，通过光刻刻蚀工艺形成需要的金属，该第二金属层可以为铝金属层，或者铝硅铜(AlSiCu)合金层，或者为铜金属层。
上述在制作第一金属层11和第二金属层15之间的隔离层(第一氧化层12和第二氧化层13)的过程中，以120keV能量，且4*1015cm-2的剂量注入砷离子As-1，使得半导体芯片中PMOS器件开启电压的漂移值大大降低，但是对NMOS的开启电压几乎没有影响。PMOS开启电压的漂移电压百分比从20％以上降低到1％，甚至更低。所有PMOS器件都是有效器件。例如，在未注入砷离子As-1的情况下，PMOS的开启电压经168h之后，由原来的-1.034V变化为-1.314V，PMOS开启电压的漂移电压百分比为27％。在注入砷离子As-1的情况下，PMOS的开启电压经168h之后，由原来的-1.040V变化为-1.039V，PMOS开启电压的漂移电压百分比为0.1％。
本发明通过形成在双金属半导体芯片接触孔上的第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；以及在所述第二氧化硅层表面进行砷离子As-1注入。降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (7)
1.一种半导体芯片金属间介质层的制作方法，其特征在于，该方法包括：
在第一金属层上采用等离子增强型化学气相沉积法形成第一氧化硅层；
在所述第一氧化硅层上采用旋涂法形成第二氧化硅层；
采用回刻工艺对第二氧化硅层进行减薄，形成无台阶的金属隔离层；所述金属隔离层包括所述第一氧化硅层和所述第二氧化硅层；
在所述第二氧化硅层表面进行砷离子As-1注入，将所述砷离子As-1注入所述第二氧化硅层和所述第一氧化硅层。
2.根据权利要求1所述的方法，其特征在于，在所述第二氧化硅层表面进行砷离子As-1注入之后，该方法还包括：
在所述第二氧化硅层上形成第三氧化硅层。
3.根据权利要求1所述的方法，其特征在于，在所述第二氧化硅层表面进行砷离子As-1注入，具体包括：
将能量为120keV，且剂量为4*1015cm-2的砷离子As-1注入所述第二氧化硅层表面。
4.根据权利要求2所述的方法，其特征在于，采用等离子增强型化学气相沉积法形成所述第三氧化硅层。
5.根据权利要求4所述的方法，其特征在于，所述第一氧化硅层、第二氧化硅层，以及第三氧化硅层的材料相同。
6.根据权利要求5所述的方法，其特征在于，所述第一氧化硅层或第二氧化硅层或第三氧化硅层为二氧化硅SiO2。
7.一种半导体芯片，其特征在于，该半导体芯片采用权利要求1-6任一权项所述方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110448805.9A CN103187356B (zh) | 2011-12-28 | 2011-12-28 | 一种半导体芯片以及金属间介质层的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110448805.9A CN103187356B (zh) | 2011-12-28 | 2011-12-28 | 一种半导体芯片以及金属间介质层的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103187356A CN103187356A (zh) | 2013-07-03 |
| CN103187356B true CN103187356B (zh) | 2015-09-09 |
Family
ID=48678452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110448805.9A Expired - Fee Related CN103187356B (zh) | 2011-12-28 | 2011-12-28 | 一种半导体芯片以及金属间介质层的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103187356B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105448853B (zh) * | 2014-08-07 | 2018-09-25 | 北大方正集团有限公司 | 一种芯片及其制作方法 |
| CN105448888B (zh) * | 2014-08-21 | 2019-02-26 | 中芯国际集成电路制造(上海)有限公司 | 层间介质层、层间介质层的制作方法和半导体器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314843A (en) * | 1992-03-27 | 1994-05-24 | Micron Technology, Inc. | Integrated circuit polishing method |
| CN1175789A (zh) * | 1996-08-30 | 1998-03-11 | 三洋电机株式会社 | 半导体器件的制造方法及其中使用的研磨液 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488598B2 (ja) * | 1997-07-03 | 2004-01-19 | 旭化成マイクロシステム株式会社 | 半導体装置の製造方法 |
| CN102087975B (zh) * | 2009-12-03 | 2012-11-21 | 无锡华润上华半导体有限公司 | 半导体器件及其制造方法 |
-
2011
- 2011-12-28 CN CN201110448805.9A patent/CN103187356B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314843A (en) * | 1992-03-27 | 1994-05-24 | Micron Technology, Inc. | Integrated circuit polishing method |
| CN1175789A (zh) * | 1996-08-30 | 1998-03-11 | 三洋电机株式会社 | 半导体器件的制造方法及其中使用的研磨液 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103187356A (zh) | 2013-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12051646B2 (en) | Metal line structure and method | |
| US9105632B2 (en) | Semiconductor structures | |
| US9397004B2 (en) | Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings | |
| US9093419B2 (en) | Semiconductor device containing MIM capacitor and fabrication method | |
| US10263004B2 (en) | Semiconductor device and method of manufacturing | |
| CN102956459B (zh) | 半导体器件及其制造方法 | |
| KR20140052054A (ko) | 플래시 메모리 디바이스에서 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용 | |
| CN103187356B (zh) | 一种半导体芯片以及金属间介质层的制作方法 | |
| CN103839877B (zh) | 半导体结构及其形成方法 | |
| US20140145267A1 (en) | Semiconductor device and method of fabricating same | |
| KR20020065641A (ko) | 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그제조 방법 | |
| JP2008210843A (ja) | 半導体装置の製造方法および半導体装置 | |
| CN102437089B (zh) | 一种铜后道互连工艺 | |
| US9006090B2 (en) | Method for forming shielded gate of MOSFET | |
| CN103681343B (zh) | 一种半导体结构的制造方法 | |
| US5843827A (en) | Method of reducing dielectric damage from plasma etch charging | |
| CN106373920A (zh) | 形成导电特征的方法 | |
| CN102623505B (zh) | 基于垂直双栅的抗辐照晶体管的制备方法 | |
| CN103377896A (zh) | 高介电层金属栅器件的制造方法 | |
| CN102364674B (zh) | 接触孔刻蚀方法、集成电路制造方法以及集成电路 | |
| JP5417169B2 (ja) | パワーｍｏｓｆｅｔのコンタクトメタライゼーション | |
| KR100973266B1 (ko) | 반도체 소자의 제조방법 | |
| CN103681445B (zh) | 沟槽隔离结构及其制作方法 | |
| CN103545258B (zh) | Cmos晶体管及其形成方法 | |
| US7303953B2 (en) | Production of an integrated capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220720 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150909 |