KR20140052054A - 플래시 메모리 디바이스에서 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용 - Google Patents
플래시 메모리 디바이스에서 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용 Download PDFInfo
- Publication number
- KR20140052054A KR20140052054A KR1020147007525A KR20147007525A KR20140052054A KR 20140052054 A KR20140052054 A KR 20140052054A KR 1020147007525 A KR1020147007525 A KR 1020147007525A KR 20147007525 A KR20147007525 A KR 20147007525A KR 20140052054 A KR20140052054 A KR 20140052054A
- Authority
- KR
- South Korea
- Prior art keywords
- liner
- cap
- control gate
- electrically insulating
- wordline structures
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 230000008569 process Effects 0.000 title claims abstract description 28
- 230000014759 maintenance of location Effects 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000012777 electrically insulating material Substances 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 238000003860 storage Methods 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000012467 final product Substances 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229920000682 polycarbomethylsilane Polymers 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000012772 electrical insulation material Substances 0.000 claims 1
- 238000004891 communication Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 실시예들은 플래시 메모리 디바이스에서의 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용에 관한 기술 및 구성을 설명한다. 하나의 실시예에서, 방법은, 기판 상에 복수의 워드라인 구조를 형성하는 단계 - 복수의 워드라인 구조의 개개의 워드라인 구조는 도전성 재료를 갖는 제어 게이트 및 제어 게이트 상에 형성된 전기적 절연 재료를 갖는 캡을 포함함 - , 개개의 워드라인 구조의 표면에 라이너를 형성하기 위해 전기적 절연 재료를 퇴적하는 단계, 및 라이너의 적어도 일부를 제거하기 위해 라이너를 에칭하는 단계를 포함한다. 다른 실시예들이 설명 및/또는 청구될 수 있다.
Description
본 발명의 실시예들은 일반적으로 집적 회로의 분야에 관련된 것으로, 특히 플래시 메모리 디바이스에서 데이터 보존(data retention)을 향상시키기 위해 에칭 프로세스 포스트 워드라인 정의(etch process post wordline definition)를 사용하는 것에 관한 기술 및 구성에 관련된 것이다.
현재, 플래시 메모리 디바이스와 같은 메모리 디바이스는 데이터 보존 이슈를 경험할 수 있다. 예를 들어, 일부 메모리 디바이스들은 메모리 디바이스의 활성 영역의 오염에 의해 야기된 워드라인 커플링 또는 쇼트로 인해 전하 손실을 경험할 수 있다. 메모리 디바이스에서의 데이터 보존을 증가시키는 기술 및 관련 구성이 필요하다.
실시예들은 첨부된 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호는 유사한 구조적 요소를 지정한다. 실시예들은 첨부된 도면의 도면들에서 제한이 아니라 예로서 도시된다.
도 1은 일부 실시예에 따른 메모리 디바이스의 단면의 일례를 개략적으로 도시한다.
도 2a-d는 일부 실시예에 따른, 다양한 동작 이후의, 제조 중인 메모리 디바이스를 개략적으로 도시한다.
도 3은 일부 실시예에 따른, 메모리 디바이스를 제조하는 방법에 대한 흐름도이다.
도 4는 일부 실시예에 따른, 본 명세서에 기재된 메모리 디바이스를 포함할 수 있는 예시적인 시스템을 개략적으로 도시한다.
도 1은 일부 실시예에 따른 메모리 디바이스의 단면의 일례를 개략적으로 도시한다.
도 2a-d는 일부 실시예에 따른, 다양한 동작 이후의, 제조 중인 메모리 디바이스를 개략적으로 도시한다.
도 3은 일부 실시예에 따른, 메모리 디바이스를 제조하는 방법에 대한 흐름도이다.
도 4는 일부 실시예에 따른, 본 명세서에 기재된 메모리 디바이스를 포함할 수 있는 예시적인 시스템을 개략적으로 도시한다.
본 발명의 실시예들은 플래시 메모리 디바이스에서의 데이터 보존을 향상시키기 위해 에칭 프로세스 포스트 워드라인 정의를 사용하는 것에 관한 기술 및 구성을 제공한다. 다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면이 참조되고, 도면 전체에 걸쳐 유사한 참조 번호는 유사한 부분을 지정하며, 본 발명의 요지가 실시될 수 있는 실시예들은 예로서 도시된 것이다. 본 발명의 범위를 벗어나지 않고, 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로서 받아들여서는 안되며, 실시예들의 범위는 첨부된 청구 범위 및 그 등가물에 의해 정의된다.
다양한 동작은 다수의 별개의 동작으로, 결국, 청구된 요지를 이해하는 데 가장 도움이 되는 방식으로, 설명된다. 그러나, 설명의 순서는, 이들 동작이 반드시 순서에 의존한다는 것을 함축하는 것으로 해석되어서는 안 된다. 일부 실시예에서, 동작은 제시된 순서대로 수행되지 않을 수도 있다. 설명된 동작들은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 부가적인 동작이 수행될 수 있고 및/또는 설명된 동작들은 추가적인 실시예에서 생략될 수 있다.
본 발명의 목적을 위해, "A 및/또는 B"라는 어구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, "A, B, 및/또는 C"라는 어구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
설명은 상부(top)/하부(bottom) 또는 측면(side)와 같은 관점 기반의 설명을 사용할 수 있다. 이러한 설명은 단지 논의를 용이하게 하기 위해 사용되며, 본 명세서에 기재된 실시예의 애플리케이션을 임의의 특정한 방향으로 한정하고자하는 것은 아니다.
설명은 "일 실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 어구를 사용할 수 있는데, 이들 각각은 동일하거나 서로 다른 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 본 발명의 실시예에 대하여 사용되는 것으로, "포함하는(comprising, including)", "갖는(having) 등의 용어는 같은 뜻을 갖는다.
"와 결합된(coupled with)"이라는 용어가 그의 파생어와 함께 본 명세서에서 사용될 수 있다. "결합된(coupled)"은 다음 중 하나 이상을 의미한다. "결합된"은 두 개 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉되어 있음을 의미할 수 있다. 그러나, "결합된"은 또한 두 개 이상의 요소들이 간접적으로 서로 접촉되지만, 아직 여전히 서로 협력하거나 상호작용한다는 것을 의미할 수도 있고, 서로 결합된 것으로 언급되는 요소들 사이에 하나 이상의 다른 요소들이 결합 또는 접속된다는 것을 의미할 수도 있다.
다양한 실시예에서, "제2 구조에 형성된 제1 구조"라는 어구는, 제1 구조가 제2 구조 위에 형성된다는 것을 의미할 수도 있고, 제1 구조의 적어도 일부가 제2 구조의 적어도 일부에 직접 접촉(예컨대, 직접적인 물리적 및/또는 전기적 접촉) 또는 간접 접촉(예컨대, 제1 구조와 제2 구조 사이에 하나 이상의 다른 구조를 가짐)될 수 있다.
본 명세서에서 사용되는 바와 같이, "모듈"이라는 용어는, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, 프로세서(공유, 전용, 또는 그룹) 및/또는 메모리(공유, 전용, 또는 그룹), 조합 로직 회로, 및/또는 설명된 기능을 제공하는 다른 적절한 컴포넌트의 일부를 지칭하거나 그들을 포함할 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스(100)의 단면의 일례를 개략적으로 도시한다. 도 1은 메모리 디바이스(100)에서의 데이터 보존을 향상시키기 위해 워드라인(예컨대, 워드라인 구조(105a)) 정의 후에 에칭된 이후의 메모리 디바이스(100)를 묘사할 수 있다. 일부 실시예에서, 메모리 디바이스(100)는 소비자에게 발송될 준비가 되었을 수 있는 완성재(final product) 메모리 디바이스이다. 메모리 디바이스(100)는, 도시된 바와 같이 결합된, 기판(102); 터널 유전체(104); 전하 저장 노드(106); 층들(108, 110 및 112)을 포함하는 IPD(inter-poly dielectric) 스택(111); 제어 게이트(114), 캡(116), 및 라이너(118)를 포함하는 워드라인 구조(105a); 에어 갭(119); 및 전기적 절연층(120)을 포함한다. 메모리 디바이스(100)는, 예를 들어, PCMS(phase change memory and switch) 디바이스 또는 플래시 메모리 디바이스를 포함하는 PCM(phase change memory) 디바이스일 수 있다. 요지는 이러한 점으로 제한되지 않고, 메모리 디바이스(100)는 본 명세서에 기재된 원리로부터 이익을 얻는 다른 유형의 메모리 디바이스를 포함할 수 있다.
기판(102)은, 예를 들어, 실리콘 또는 게르마늄과 같은 반도체 재료로 구성될 수 있다. 일부 실시예에서, 기판(102)은 반도체 웨이퍼 상에 형성된 다이의 기판이다.
터널 유전체(104)는 기판(102) 상에 형성될 수 있다. 일부 실시예에서, 터널 유전체(104)는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 구성된다. 다른 실시예에서, 터널 유전체(104)는 다른 적절한 재료를 포함할 수 있다.
전하 저장 노드(106)는 터널 유전체(104) 상에 형성될 수 있다. 전하 저장 노드(106)는 메모리 디바이스(100)의 플로팅 게이트 또는 다른 전하 트래핑 구조를 포함할 수 있다. 전하 저장 노드(106)는 터널 유전체(104)를 통해 기판(102)의 활성 영역(AA)에 용량 결합될 수 있다. 전하 저장 노드(106)는 도전성 재료로 구성될 수 있다. 일부 실시예에서, 전하 저장 노드(106)는 금속 및/또는 폴리실리콘으로 구성된다. 일부 실시예에서, 전하 저장 노드(106)는 실리콘 질화물을 포함할 수 있다. 다른 실시예들에서는 전하 저장 노드(106)를 형성하기 위해 다른 재료가 사용될 수 있다.
IPD 스택(111)은 전하 저장 노드(106) 상에 형성될 수 있다. 일부 실시예에서, 층(108)은 SiO2로 구성되고, 층(110)은 SiN으로 구성되고, 층(112)은 SiO2로 구성되어 ONO(oxide-nitride-oxide) 스택을 제공한다. IPD 스택(111)은 도시된 층(108, 110, 112)보다 더 많거나 더 적은 층을 포함할 수 있고, 다른 실시예에서는 IPD 스택(111)이 다른 재료를 포함할 수 있다.
제어 게이트(114)는 IPD 스택(111) 상에 형성될 수 있다. 제어 게이트(114)는 IPD 스택(111) 상에 형성된 워드라인 구조(105a)의 일부이다. 제어 게이트(114)는 도전성 재료로 구성될 수 있다. 일부 실시예에서, 제어 게이트(114)는, 예를 들어, 텅스텐 또는 니켈과 같은 금속으로 구성된다. 제어 게이트(114)는 IPD 스택(111)을 통해 전하 저장 노드(106)에 용량 결합될 수 있다.
캡(116)은 제어 게이트(114) 상에 형성될 수 있다. 일부 실시예에서, 캡(116)은 워드라인 구조(105a)의 일부이다. 캡(116)은, 예를 들어, SiO2 또는 SiN과 같은 전기적 절연 재료로 구성될 수 있다. 일부 실시예에서, 워드라인 구조(105a)는 도 1의 페이지 내 및 외에서 길이 방향으로 연장된다.
라이너(118)는, 알 수 있는 바와 같이, 제어 게이트(114)와 캡(116)의 측벽 상을 포함하는 워드라인 구조(105a)의 측벽 상에 형성될 수 있다. 일부 실시예에서, 라이너(118)가 터널 유전체(104)에 직접 접속되도록, 라이너(118)는 IPD 스택(111)의 측벽 상에 형성되고 터널 유전체(104)까지 연장될 수 있다. 라이너(118)는, 예를 들어, SiO2 또는 SiN과 같은 전기적 절연 재료로 구성될 수 있다. 일부 실시예에서, 라이너(118)는 20 옹스트롬 내지 30 옹스트롬의 최종 두께 TF를 갖는다. 다른 실시예에서, 라이너(118)는 다른 재료로 구성되거나 다른 두께를 가질 수 있다. 라이너(118)는 워드라인 구조(105a), IPD 스택(111), 및/또는 전하 저장 노드(106)의 재료를 산화로부터 보호할 수 있다. 또한, 라이너(118)는 제어 게이트(114)로부터의, 예컨대, 금속 입자와 같은 오염으로부터 활성 영역(도 1의 AA)을 보호할 수 있다.
전기적 절연층(120)은, 전기적 절연층(120)이 워드라인 구조(105a, 105b) 사이에 배치된 에어 갭(119)을 브리지하도록 워드라인 구조(105a, 105b)의 캡(116) 상에 형성될 수 있다. 에어 갭(119)의 공기는 워드라인 구조(105a, 105b) 사이에서 유전체 재료로서 역할을 할 수 있다. 일부 실시예에서, 라이너(118)를 에칭하는 포스트-워드라인 에칭 프로세스를 사용하여 형성된 메모리 디바이스(100)는, 에어 갭(119)이 터널 유전체(104)를 통해 기판(102)으로 연장되도록 터널 유전체(104)의 재료를 제거함으로써 더 큰 에어 갭(119)을 제공할 수 있다. 더 큰 에어 갭(119)은 (예컨대, 워드라인 구조들(105a, 105b)을 서로 더 용량적으로 결합해제함으로써) 워드라인 구조들(105a, 105b) 사이의 전하 손실을 감소시킬 수 있다. 더 큰 에어 갭(119) 또한 용량적으로 결합해제할 수 있고, 따라서 워드라인 구조들(105a, 105b)의 전하 저장 노드(106) 및/또는 IPD 스택(111)과 같은 다른 피처들의 용량성 결합에 의해 야기된 전하 손실을 감소시킬 수 있다. 증가된 에어 갭(119)은 메모리 디바이스(100)의 항복 전압을 증가시키고, 메모리 디바이스(100)에서의 데이터 보존을 증가시킬 수 있다. 일부 실시예에서, 전기적 절연층(120)은 SiO2 또는 SiN으로 구성된다. 다른 실시예에서는 다른 적합한 재료가 사용될 수 있다.
일부 실시예에서, 메모리 디바이스(100)는, 예를 들어, NAND 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스이다. 본 발명의 요지는 이러한 점으로 제한되지 않고, 본 명세서에 기재된 기술 및 구성은 본 명세서에 기재된 원리로부터 이익을 얻는 다른 유형의 집적 회로 디바이스에 적용될 수 있다. 도 1 및 2a-d에서의 특징들은 일반적으로 직사각형 형상으로 묘사되어 있지만, 묘사된 특징들의 프로파일은 프로세스 변화로 인해 사각형이 아닌 프로파일을 가질 수 있음이 잘 이해된다.
도 2a-d는 일부 실시예에 따른, 다양한 동작 이후의, 제조 중인 메모리 디바이스(200)를 개략적으로 도시한다. 예를 들어, 도 1의 메모리 디바이스(100)는 도 2a-d와 관련하여 설명된 기술에 따라 제조될 수 있다.
도 1 및 도 2a를 참조하면, 기판(102) 상에 층들(250)의 스택을 형성한 이후의 메모리 디바이스(200)가 도시된다. 층들의 스택(또는 간단히 "스택"(250))은 터널 유전체(104)를 형성하도록 퇴적되는 터널 유전체층(204)를 포함할 수 있다. 스택(250)은 전하 저장 노드(106)를 형성하기 위해 퇴적되는 전하 저장 노드층(206)을 더 포함할 수 있다. 스택(250)은 각각의 층들(108, 110, 112)을 갖는 IPD 스택(111)을 형성하기 위해 층들(208, 210, 212)로서 퇴적되는 IPD 스택 층(211)을 더 포함할 수 있다. 스택(250)은 제어 게이트(114)를 형성하기 위해 퇴적되는 제어 게이트층(214)과 캡(116)을 형성하기 위해 퇴적되는 캡층(216)을 포함하는 워드라인 구조 층(205)을 더 포함할 수 있다.
스택(250)의 층은, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), 및/또는 ALD(atomic layer deposition)를 포함하는 임의의 적합한 퇴적 기술을 사용하여 퇴적될 수 있다. 다른 실시예들에서 기타 적합한 기술이 사용될 수 있다.
도 2b를 참조하면, 캡(116) 및 제어 게이트(114)를 포함하는 워드라인 구조(105a, 105b) 및 층들(108, 110, 112) 및 전하 저장 노드(106)를 포함하는 IPD 스택(111)을 정의하는 패터닝 동작들 이후의 메모리 디바이스(200)가 도시된다. 보여지는 바와 같이, 패터닝 동작은 인접하는 워드라인 구조(105b)에서 워드라인 구조(105a)를 격리할 수 있다. 패터닝 동작은 기판(102) 상에 복수의 워드라인 구조(예컨대, 워드라인 구조들(105a, 105b)를 형성할 수 있다. 패터닝 동작은, 예를 들어, 도 2의 스택(250)의 층의 재료를 제거하는 다수의 리소그래피 및/또는 에칭 동작들을 포함할 수 있다. 일부 실시예에서, 도 2의 캡층(216)은 기본 층(214, 211 및 206)의 패터닝을 위한 하드 마스크 층의 역할을 한다.
도 2c를 참조하면, 도 1의 라이너(118)를 형성하기 위해 사용되는 컨포멀 라이너(218)를 형성하는 전기적 절연 재료를 퇴적한 이후의 메모리 디바이스(200)가 도시된다. 일부 실시예에서, 컨포멀 라이너(218)는, 보여지는 바와 같이, 측벽 표면들("측벽들") 및 상부 표면("상부")을 포함하는, 터널 유전체층(204), 전하 저장 노드(106), IPD 스택(111), 및 워드라인 구조(105a, 105b)의 노출된 표면 상에 컨포멀하게 퇴적될 수 있다. 컨포멀 라이너(218)는, 예를 들어, PECVD(plasma-enhanced CVD)를 포함하는 CVD 프로세스 또는 ALD 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 컨포멀 라이너(218)는 40 옹스트롬 내지 50 옹스트롬의 실질적으로 균일한 초기 두께 TI를 가질 수 있다. 다른 실시예에서는 다른 적합한 퇴적 기술 및/또는 두께가 사용될 수 있다.
도 2d를 참조하면, 컨포멀 라이너(218)의 적어도 일부를 제거하기 위해 도 2c의 컨포멀 라이너(218)를 에칭(예컨대, 포스트-워드라인 정의 에칭)한 이후의 메모리 디바이스(200)가 도시된다. 일부 실시예에서, 컨포멀 라이너(218)는, 워드라인 구조(105a, 105b), IPD 스택(111), 및 전하 저장 노드(106)의 측벽 표면에 라이너(118)를 형성하기 위해 캡(116)의 상부 표면으로부터 실질적으로 또는 완전히 제거된다. 측벽 상의 라이너(118)는 에칭 프로세스로 인해 컨포멀 라이너(218)에 비해 감소된 두께를 가질 수 있다. 일부 실시예에서, 최종 두께 TF는 20 옹스트롬 내지 30 옹스트롬이다. 다른 실시예에서, 라이너(118)는 다른 두께를 가질 수 있다.
컨포멀 라이너(218)를 에칭하는데 사용되는 에칭 프로세스는 불소계 이온/플라즈마 에칭 프로세스를 포함하는 건식 에칭 프로세스일 수 있다. 일부 실시예에서, 에칭 프로세스는 수평 표면(예컨대, 워드라인 구조(105a, 105b)가 제조되는 기판(102) 상에 실질적으로 평행한 캡(116)의 상부 표면과 같은 표면)을 선택적으로 에칭하는 이방성(anisotropic)이다. 에칭 프로세스는 메모리 디바이스(100)에서 쇼트를 야기할 수 있는 활성 영역(AA)으로부터 오염 물질을 제거하여 메모리 디바이스(100)의 데이터 보존(예컨대, 진성, 테일 비트 등)을 증가시킬 수 있다. 다른 실시예들에서는 다른 에칭 화학 또는 에칭 프로세스가 사용될 수 있다. 예를 들어, 일부 실시예에서, 건식 에칭 프로세스는 메모리 디바이스(200)로부터 잠재적인 오염 물질을 청소하거나 제거하는 습식 에칭 프로세스에 의해 보충될 수 있다.
에칭 프로세스는, 기판(102)이 워드라인 구조들(105a, 105b) 사이에서 적어도 부분적으로 노출되도록 터널 유전체(104)를 형성하기 위해, 도 2c의 터널 유전체층(204) 상에 배치된 컨포멀 라이너(218)를 제거할 수 있고, 터널 유전체층(204)의 일부를 더 제거할 수 있다. 일부 실시예에서, 에칭 프로세스는 기판(102)에, 점선으로 구분되는, 리세스 영역(103)을 형성하기 위해 기판(102)의 재료를 제거한다. 즉, 에칭 프로세스는 기판(102)의 재료에 터널 유전체층을 펀치스루할 수 있다. 일부 실시예에서, 리세스 영역(103)은 도 1의 메모리 디바이스(100)의 일부일 수 있고, 이는 더 큰 에어 갭(119) 영역을 제공하고, 또한 워드라인 구조들(105a, 105b)을 결합해제할 수 있어, 메모리 디바이스(100)에서 전하 손실을 감소시킨다. 일부 실시예에서, 워드라인 구조들(105a, 105b) 사이의 활성 영역(AA)에서 미리 결정된 양의 터널 유전체층 재료가 에칭 프로세스에 의해 제거된다. 미리 결정된 양은 약 20 옹스트롬 내지 35 옹스트롬의 범위에 있을 수 있다. 미리 결정된 양은 이러한 점으로 제한되지 않고, 다른 실시예들에서 더 낮거나 더 높은 값을 가질 수 있다. 즉, 일부 실시예에서, 에칭 프로세스는 워드라인 구조들(105a, 105b) 사이의 터널 유전체층의 재료의 일부 또는 정확하게 전부를 제거할 수 있다. 다른 실시예에서, 에칭 프로세스는 또한 기판(102)의 일부를 제거할 수 있다.
에어 갭(예컨대, 도 1의 에어 갭(119))을 형성하기 위해 전기적 절연층(예컨대, 도 1의 전기적 절연층(120))이 도 2d의 워드라인 구조들(105a, 105b)의 상부 표면 상에 퇴적될 수 있다. 전기적 절연층의 형성은 도 2c의 컨포멀 라이너(218)의 적어도 일부를 제거하는 에칭 프로세스에 후속할 수 있다. 일부 실시예에서, 캡(116) 상에 퇴적된 전기적 절연 재료가 워드라인 구조들(105a, 105b) 사이에 공간을 브리지하고 워드라인 구조들(105a, 105b) 사이에 에어 갭을 형성하도록 하는 "breadloaf" 효과를 제공하기 위해, 전기적 절연층은 수직 표면보다 더 신속하게 캡(116)의 상부 표면과 같은 수평 표면 상에 선택적으로 퇴적하는 논-컨포멀 퇴적 프로세스를 이용하여 형성될 수 있다. 다른 실시예에서, 에어 갭은 다른 기술에 따라 형성될 수 있다.
도 3은 일부 실시예에 따른 메모리 디바이스(예컨대, 도 1의 메모리 디바이스(100))를 제조하는 방법(300)에 대한 흐름도이다. 302, 304, 306, 및 308에서의 액션은 도 1 및 도 2a-d와 관련하여 이미 설명된 실시예들과 일치할 수 있다.
302에서, 방법(300)은 기판(예컨대, 도 1의 기판(102)) 상에 복수의 워드라인 구조(예컨대, 도 1의 워드라인 구조(105a, 105b))를 형성하는 단계를 포함한다. 일부 실시예에서, 복수의 워드라인 구조는 기판 상에 형성된 전하 저장 노드층(예컨대, 도 2a의 전하 저장 노드층(206)) 상에 제어 게이트층(예컨대, 도 2a의 제어 게이트층(214))을 형성하기 위해 도전성 재료를 퇴적하여 형성된다. 캡층(예컨대, 도 2a의 캡층(216))을 형성하기 위해 전기적 절연 재료가 제어 게이트층 상에 퇴적될 수 있다. 캡층, 제어 게이트층, 및 전하 저장 노드층의 일부는, 예컨대, 패터닝 프로세스에 의해 제거되어, 복수의 워드라인 구조 및 복수의 전하 저장 노드(예컨대, 도 2b의 전하 저장 노드(106))를 정의할 수 있다.
304에서, 방법(300)은 워드라인 구조의 표면 상에 라이너(예컨대, 도 1의 라이너(118))를 형성하기 위해 전기적 절연 재료를 퇴적하는 단계를 더 포함한다. 일부 실시예에서, 전기적 절연 재료는 제어 게이트(예컨대, 도 1의 제어 게이트(114))와 캡(예컨대, 도 1의 캡(116))의 측벽 표면 상 및 캡의 상부 표면 상에 퇴적된다. 라이너의 퇴적은 일부 실시예에서 컨포멀일 수 있다.
306에서, 방법(300)은 라이너의 적어도 일부를 제거하기 위해 라이너를 에칭하는 단계를 더 포함한다. 일부 실시예에서, 라이너는 캡의 상부 표면으로부터 라이너의 퇴적된 전기적 절연 재료를 실질적으로 제거하기 위해 이방성 건식 에칭 프로세스를 사용하여 에칭된다. 에칭은 워드라인 구조의 측벽 표면 상의 라이너의 전기적 절연 재료의 두께를 감소시킬 수 있다. 일부 실시예에서, 측벽 상의 라이너의 두께는 40-50 옹스트롬의 두께에서 20-30 옹스트롬의 두께로 감소된다. 에칭에 후속하여, 라이너의 전기적 절연 재료의 워드라인의 측벽 표면을 실질적으로 덮을 수 있다. 에칭 프로세스는 터널 유전체(예컨대, 도 1의 터널 유전체(104)) 재료를 제거할 수 있고, 심지어는 워드라인 구조들 사이에 배치된 기판으로부터 재료의 일부를 제거할 수 있다.
308에서, 방법은 워드라인 구조들 사이에 에어 갭(예컨대, 도 1의 에어 갭(119))을 형성하는 단계를 더 포함한다. 일부 실시예에서, 에어 갭은 전기적 절연층(예컨대, 도 1의 전기적 절연층(120))을 형성하기 위해 캡의 상부 표면 상에 전기적 절연 재료를 선택적으로 퇴적함으로써 형성된다. 전기적 절연층은 에어 갭을 형성하기 위해 워드라인 구조들 사이에 배치된 공기의 포켓을 브리지한다. 에어 갭의 공기는 워드라인 구조들 사이의 유전체 재료의 역할을 할 수 있다.
본 발명의 실시예는 원하는 대로 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하는 시스템으로 구현될 수 있다. 도 4는 일부 실시예에 따른, 본 명세서에 기술된 메모리 디바이스(100)를 포함할 수 있는 예시적인 시스템(400)을 개략적으로 도시한다. 하나의 실시예에서, 시스템(400)은 하나 이상의 프로세서(들)(404), 프로세서(들)(404) 중 적어도 하나에 결합된 시스템 제어 모듈(408), 시스템 제어 모듈(408)에 결합된 시스템 메모리(412), 제어 시스템 모듈(408)에 결합된 비-휘발성 메모리(NVM)/저장소(416), 및 시스템 제어 모듈(408)에 결합된 하나 이상의 통신 인터페이스(들)(420)를 포함한다.
하나의 실시예에 대한 시스템 제어 모듈(408)은 프로세서(들)(404) 중 적어도 하나에 및/또는 시스템 제어 모듈(408)과 통신하는 임의의 적절한 디바이스 또는 컴포넌트에 임의의 적절한 인터페이스를 제공하기 위한 임의의 적절한 인터페이스 제어기를 포함할 수 있다.
시스템 제어 모듈(408)은 시스템 메모리(412)에 인터페이스를 제공하기 위한 메모리 제어기 모듈(410)을 포함할 수 있다. 메모리 제어기 모듈(410)은 하드웨어 모듈, 소프트웨어 모듈, 및/또는 펌웨어 모듈일 수 있다.
시스템 메모리(412)는, 예를 들어, 시스템(400)을 위한 데이터 및/또는 명령어를 로드 및 저장하는데 사용될 수 있다. 하나의 실시예에 대한 시스템 메모리(412)는, 예를 들어, 적합한 DRAM과 같은 임의의 적합한 휘발성 메모리를 포함할 수 있다.
하나의 실시예에 대한 시스템 제어 모듈(408)은 NVM/저장소(416) 및 통신 인터페이스(들)(420)에 인터페이스를 제공하기 위한 하나 이상의 입/출력(I/O) 제어기(들)를 포함할 수 있다.
NVM/저장소(416)는, 예를 들어, 데이터 및/또는 명령어를 저장하기 위해 사용될 수 있다. NVM/저장소(416)는, 예를 들어, 상변화 메모리(PCM) 또는 플래시 메모리와 같은 임의의 적합한 비휘발성 메모리를 포함할 수 있고, 및/또는 예를 들어, 하나 이상의 하드 디스크 드라이브(HDD)(들), 하나 이상의 컴팩트 디스크(CD) 드라이브(들), 및/또는 하나 이상의 DVD(digital versatile disc) 드라이브(들)와 같은 임의의 적합한 비휘발성 저장 디바이스(들)를 포함할 수 있다. 다양한 실시예에 따르면, NVM/저장소(416)는 본 명세서에 설명된 메모리 디바이스(100)를 포함한다.
제조 물품이 개시된다. 일부 실시예에서, 제조 물품은, 예를 들어, 비휘발성 메모리(NVM)/저장소(716)와 같은 비 일시적인 저장소를 포함한다. 제조 물품은, 프로세서에 의해 실행되는 경우에, 본 명세서에 기술된 방법들의 액션들이 수행되도록 하는 명령어들을 저장한다.
NVM/저장소(416)는, 시스템(400)이 인스톨되는 디바이스의 물리적 일부인 저장 자원을 포함할 수 있거나, 디바이스에 의해 액세스될 수 있지만, 반드시 디바이스의 일부일 필요는 없다. 예를 들어, NVM/저장소(416)는 통신 인터페이스(들)(420)를 경유하여 네트워크를 통해 액세스될 수 있다.
통신 인터페이스(들)(420)는 하나 이상의 유선 또는 무선 네트워크(들)를 통해 및/또는 임의의 다른 적절한 디바이스와 통신하기 위해 시스템(400)에 대한 인터페이스를 제공할 수 있다.
하나의 실시예에서, 프로세서(들)(404) 중 적어도 하나는 시스템 제어 모듈(408)의 하나 이상의 제어기(들)에 대한 로직, 예컨대, 메모리 컨트롤러 모듈(410)과 함께 패키지될 수 있다. 하나의 실시예에서, 프로세서(들)(404) 중 적어도 하나는 SiP(System in Package)를 형성하기 위해 시스템 제어 모듈(408)의 하나 이상의 제어기에 대한 로직과 함께 패키지될 수 있다. 하나의 실시예에서, 프로세서(들)(404) 중 적어도 하나는 시스템 제어 모듈(408)의 하나 이상의 제어기(들)에 대한 로직과 동일한 다이 상에 통합될 수 있다. 하나의 실시예에서, 프로세서(들)(404) 중 적어도 하나는 SoC(System on Chip)을 형성하기 위해 시스템 제어 모듈(408)의 하나 이상의 제어기(들)를 위한 로직과 동일한 다이 상에 통합될 수 있다.
다양한 실시예에서, 시스템(400)은, 이로 제한되는 것은 아니지만, 서버, 워크스테이션, 데스크톱 컴퓨팅 디바이스, 또는 모바일 컴퓨팅 디바이스(예컨대, 랩톱 컴퓨팅 디바이스, 핸드헬드 컴퓨팅 디바이스, 핸드셋, 태블릿, 넷북 등)일 수 있다. 다양한 실시예에서, 시스템(400)은 더 많거나 더 적은 컴포넌트 및/또는 상이한 아키텍처들을 가질 수 있다.
소정의 실시예는 설명을 목적으로 본 명세서에 도시 및 설명되었지만, 동일한 목적을 달성하기 위해 계산된 광범위한 대안적인 및/또는 등가의 실시예들 또는 구현들이 본 발명의 범위에서 벗어나지 않고 도시 및 설명된 실시예들을 대체할 수 있다. 본 출원은 본 명세서에서 논의된 실시예들의 임의의 적응 또는 변형을 커버하도록 의도된다. 따라서, 본 명세서에 기재된 실시예들은 단지 청구 범위 및 그의 등가물에 의해서만 제한되도록 명백히 의도된다.
Claims (20)
- 기판 상에 복수의 워드라인 구조를 형성하는 단계 - 상기 복수의 워드라인 구조의 개개의 워드라인 구조들은 도전성 재료(electrically conductive material)를 갖는 제어 게이트 및 상기 제어 게이트 상에 형성된 전기적 절연 재료(electrically insulative material)를 갖는 캡을 포함함 -;
상기 개개의 워드라인 구조들의 표면 상에 라이너를 형성하기 위해 전기적 절연 재료를 퇴적하는 단계; 및
상기 라이너의 적어도 일부를 제거하기 위해 상기 라이너를 에칭하는 단계
를 포함하는 방법. - 제1항에 있어서, 복수의 워드라인 구조를 형성하는 단계는,
상기 기판 상에 형성된 전하 저장 노드층(charge storage node layer) 상에 제어 게이트층을 형성하기 위해 도전성 재료를 퇴적하는 단계;
상기 제어 게이트층과 결합된 캡층을 형성하기 위해 상기 제어 게이트층 상에 전기적 절연 재료를 퇴적하는 단계; 및
상기 복수의 워드라인 구조와 복수의 전하 저장 노드를 정의하기 위해 상기 캡층, 상기 제어 게이트층, 및 상기 전하 저장 노드층의 적어도 일부를 제거하는 단계
를 포함하는 방법. - 제1항에 있어서, 상기 라이너를 형성하기 위해 전기적 절연 재료를 퇴적하는 단계는,
상기 제어 게이트와 상기 캡의 측벽 표면들 상 및 상기 캡의 상부 표면 상에 전기적 절연 재료를 퇴적하는 단계를 포함하는 방법. - 제3항에 있어서, 상기 라이너를 에칭하는 단계는,
상기 캡의 상기 상부 표면으로부터 상기 라이너의 퇴적된 전기적 절연 재료를 실질적으로 제거하기 위해 이방성 건식 에칭 프로세스(anisotropic dry etch process)를 사용하는 단계를 포함하는 방법. - 제4항에 있어서, 상기 에칭하는 단계는 상기 개개의 워드라인 구조들의 측벽 표면들 상의 상기 라이너의 전기적 절연 재료의 두께를 감소시켜, 상기 에칭하는 단계 이후에 상기 라이너의 상기 전기적 절연 재료가 상기 개개의 워드라인의 상기 측벽 표면들을 실질적으로 덮게 하는 방법.
- 제5항에 있어서, 상기 에칭하는 단계는 상기 개개의 워드라인 구조들의 측벽 표면들 상의 상기 라이너의 전기적 절연 재료의 두께를 20 옹스트롬 내지 30 옹스트롬의 두께로 감소시키는 방법.
- 제1항에 있어서, 상기 기판은 반도체 재료를 포함하고, 상기 에칭하는 단계는 상기 기판의 상기 반도체 재료의 일부를 제거하는 방법.
- 제1항에 있어서,
상기 라이너를 에칭하는 단계에 후속하여, 상기 복수의 워드라인 구조의 개개의 워드라인 구조들 사이에 에어 갭(air gap)을 형성하는 단계를 더 포함하는 방법. - 제8항에 있어서, 상기 에어 갭을 형성하는 단계는,
상기 캡의 상부 표면 상에 퇴적된 전기적 절연 재료가 상기 개개의 워드라인 구조들 사이에 배치된 에어 갭을 브리지하여 상기 개개의 워드라인 구조들 사이에 에어 갭을 형성하도록, 상기 캡의 상기 상부 표면 상에 상기 전기적 절연 재료를 선택적으로 퇴적하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 라이너는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함하고,
상기 캡은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함하고,
상기 제어 게이트는 금속을 포함하며,
상기 기판은 실리콘(Si)을 포함하는 방법. - 기판;
상기 기판 상에 형성된 복수의 워드라인 구조 - 상기 복수의 워드라인 구조의 개개의 워드라인 구조들은 도전성 재료를 갖는 제어 게이트 및 상기 제어 게이트 상에 형성된 전기적 절연 재료를 갖는 캡을 포함함 - ; 및
상기 제어 게이트의 측벽들과 상기 캡의 측벽들을 실질적으로 덮도록 형성된 전기적 절연 재료를 갖는 라이너
를 포함하는 장치. - 제11항에 있어서, 상기 라이너는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함하는 장치.
- 제11항에 있어서, 상기 라이너는 20 옹스트롬 내지 30 옹스트롬의 두께를 갖는 장치.
- 제11항에 있어서, 상기 라이너는 상기 캡의 상부 표면을 덮지 않는 장치.
- 제14항에 있어서,
상기 제어 게이트는 금속을 포함하고,
상기 캡은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함하는 장치. - 제14항에 있어서,
상기 개개의 워드라인 구조들 사이에 에어 갭이 형성되도록 상기 캡의 상부 표면 상에 형성된 전기적 절연층
을 더 포함하고, 상기 라이너는 상기 에어 갭의 공기(air)에 바로 인접한 장치. - 제16항에 있어서,
상기 개개의 워드라인 구조들은 상기 기판 상에 형성되는 터널 유전체(tunnel dielectric) 상에 형성되고,
상기 에어 갭은 상기 터널 유전체 내부로 연장되는 장치. - 제17항에 있어서,
상기 터널 유전체 상에 형성된 전하 저장 노드; 및
상기 전하 저장 노드 상에 형성된 IPD(interpolydielectric) 스택
을 더 포함하고, 상기 개개의 워드라인 구조들은 상기 IPD 스택 상에 형성되는 장치. - 제11항에 있어서, 상기 라이너는 완성재(final product) 플래시 메모리 디바이스, 완성재 상변화 메모리(PCM) 디바이스, 또는 완성재 상변화 메모리 스위치(PCMS) 디바이스의 일부인 장치.
- 제19항에 있어서, 상기 라이너를 포함하는 상기 완성재 플래시 메모리 디바이스, 상기 완성재 PCM 디바이스, 또는 상기 완성재 PCMS 디바이스는 모바일 컴퓨팅 디바이스의 일부인 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2011/052850 WO2013043184A1 (en) | 2011-09-22 | 2011-09-22 | Use of etch process post wordline definition to improve data retention in a flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140052054A true KR20140052054A (ko) | 2014-05-02 |
| KR101556867B1 KR101556867B1 (ko) | 2015-10-01 |
Family
ID=47914716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147007525A KR101556867B1 (ko) | 2011-09-22 | 2011-09-22 | 플래시 메모리 디바이스에서 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9082714B2 (ko) |
| JP (1) | JP5984942B2 (ko) |
| KR (1) | KR101556867B1 (ko) |
| WO (1) | WO2013043184A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9153455B2 (en) * | 2013-06-19 | 2015-10-06 | Micron Technology, Inc. | Methods of forming semiconductor device structures, memory cells, and arrays |
| KR102302231B1 (ko) * | 2015-03-05 | 2021-09-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US10128262B2 (en) | 2015-12-26 | 2018-11-13 | Intel Corporation | Vertical memory having varying storage cell design through the storage cell stack |
| JP2019096672A (ja) | 2017-11-20 | 2019-06-20 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2022041561A (ja) | 2020-09-01 | 2022-03-11 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894697A (en) * | 1988-10-31 | 1990-01-16 | International Business Machines Corporation | Ultra dense dram cell and its method of fabrication |
| KR100481860B1 (ko) | 2002-09-10 | 2005-04-11 | 삼성전자주식회사 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
| KR100542394B1 (ko) * | 2003-09-08 | 2006-01-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트전극 형성방법 |
| KR100593749B1 (ko) * | 2004-10-29 | 2006-06-28 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 |
| US20070111449A1 (en) * | 2005-11-16 | 2007-05-17 | Hsu-Sheng Yu | Non-volatile memory cell and method for manufacturing the same |
| US8896045B2 (en) * | 2006-04-19 | 2014-11-25 | Infineon Technologies Ag | Integrated circuit including sidewall spacer |
| US20080157181A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Non-volatile memory device and fabrication method thereof |
| JP2010040994A (ja) * | 2008-08-08 | 2010-02-18 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
| JP2010147410A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US8081516B2 (en) * | 2009-01-02 | 2011-12-20 | Macronix International Co., Ltd. | Method and apparatus to suppress fringing field interference of charge trapping NAND memory |
| JP4923078B2 (ja) | 2009-03-23 | 2012-04-25 | 株式会社東芝 | 半導体記憶装置及びその半導体記憶装置の製造方法 |
| JP5570953B2 (ja) * | 2010-11-18 | 2014-08-13 | 株式会社東芝 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| US8461016B2 (en) * | 2011-10-07 | 2013-06-11 | Micron Technology, Inc. | Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation |
-
2011
- 2011-09-22 WO PCT/US2011/052850 patent/WO2013043184A1/en active Application Filing
- 2011-09-22 US US13/993,444 patent/US9082714B2/en active Active
- 2011-09-22 KR KR1020147007525A patent/KR101556867B1/ko active IP Right Grant
- 2011-09-22 JP JP2014531773A patent/JP5984942B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013043184A1 (en) | 2013-03-28 |
| KR101556867B1 (ko) | 2015-10-01 |
| JP5984942B2 (ja) | 2016-09-06 |
| US20130264628A1 (en) | 2013-10-10 |
| US9082714B2 (en) | 2015-07-14 |
| JP2014530501A (ja) | 2014-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7427686B2 (ja) | ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 | |
| JP7345568B2 (ja) | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 | |
| TWI721303B (zh) | 記憶體裝置的階梯結構 | |
| CN106816430B (zh) | 包括空气间隔物的半导体器件 | |
| US11276698B2 (en) | Flash memory device and manufacture thereof | |
| KR20190122821A (ko) | 3차원 메모리 소자를 위한 트렌치 구조 | |
| US20200227555A1 (en) | Structures and methods for reducing stress in three-dimensional memory device | |
| CN105720058A (zh) | 用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案 | |
| KR20210145246A (ko) | 슬릿 구조물의 지지 구조물을 갖는 3차원 메모리 디바이스 및 그 형성 방법 | |
| JP7325522B2 (ja) | 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス | |
| KR20210143886A (ko) | 지지 구조체를 사용하여 3차원 메모리 장치를 형성하는 방법 및 결과적인 3차원 메모리 장치 | |
| JP7394878B2 (ja) | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 | |
| AU2019455154B2 (en) | Methods of semiconductor device fabrication | |
| KR101556867B1 (ko) | 플래시 메모리 디바이스에서 데이터 보존을 향상시키기 위한 에칭 프로세스 포스트 워드라인 정의의 사용 | |
| US10263004B2 (en) | Semiconductor device and method of manufacturing | |
| CN106684088A (zh) | 用于嵌入式闪存的无氮化物间隔件或氧化物间隔件 | |
| US11004868B2 (en) | Memory field-effect transistors and methods of manufacturing the same | |
| US9455155B2 (en) | Semiconductor structure and manufacturing method for the same | |
| US9337208B2 (en) | Semiconductor memory array with air gaps between adjacent gate structures and method of manufacturing the same | |
| CN103811307A (zh) | 半导体器件及其形成方法 | |
| TWI602264B (zh) | 動態隨機存取記憶體的主動區接觸窗及其製造方法 | |
| CN112447583A (zh) | 制造半导体结构的方法 | |
| CN107527858B (zh) | 快闪记忆体中浅沟槽的制作方法 | |
| US20220123010A1 (en) | Three-dimensional memory devices with channel structures having plum blossom shape | |
| US9006090B2 (en) | Method for forming shielded gate of MOSFET |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190829 Year of fee payment: 5 |