JP2022041561A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 半導体記憶素子の保温性を向上することを目的とする。【解決手段】 本実施形態に係る半導体記憶装置は、第１方向に延在する第１配線と、第１方向と交差する第２方向に延在する第２配線と、第１方向および第２方向と交差する第３方向に延在し、第１配線と第２配線に接続し、第１セレクタ層および第１抵抗変化層を有する第１半導体素子と、第２方向および第３方向に延在し、第１方向に第１半導体素子と隣接する第１絶縁体と、第２方向および第３方向に延在し、第１半導体素子と第１絶縁体との間に配置されるエアギャップを含む第２絶縁体と、を備える。【選択図】 図４Ｂ

Description

本開示の実施形態は半導体記憶装置に関する。
半導体基板上にＲｅＲＡＭ(Resistive Random Access Memory）素子、合金型ＰＣＭ (Phase Change Memory）素子、ｉＰＣＭ (Interfacial Phase Change Memory）素子、ＣＢＲＡＭ(Conduction Bridge RAM)素子等の抵抗変化型の半導体記憶素子を集積化した半導体記憶装置が提案されている。上述したような抵抗変化型の半導体記憶素子は相変化膜を使用し、熱を加えることで相変化膜の抵抗値を変化させて情報を記憶する不揮発性記憶素子として機能する。
特開２０２０－２４９６５号公報 特表２０１４－５３０５０１号公報
半導体記憶素子の保温性を向上することを目的とする。
本実施形態に係る半導体記憶装置は、第１方向に延在する第１配線と、第１方向と交差する第２方向に延在する第２配線と、第１方向および第２方向と交差する第３方向に延在し、第１配線と第２配線に接続し、第１セレクタ層および第１抵抗変化層を有する第１半導体素子と、第２方向および第３方向に延在し、第１方向に第１半導体素子と隣接する第１絶縁体と、第２方向および第３方向に延在し、第１半導体素子と第１絶縁体との間に配置されるエアギャップを含む第２絶縁体と、を備える。
一実施形態に係る半導体記憶装置のブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。 一実施形態に係るメモリセルアレイの構成を示す斜視図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す上面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの製造方法を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一変形例に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一変形例に係る半導体記憶装置のメモリセルの構成を示す断面図である。 一変形例に係る半導体記憶装置のメモリセルの構成を示す拡大断面図である。 一変形例に係る半導体記憶装置のメモリセルの構成を示す上面図である。 一変形例に係る半導体記憶装置のメモリセルの構成を示す上面図である。
以下、本実施形態に係る半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
［第１実施形態］
［半導体記憶装置の構成］
本実施形態に係る半導体記憶装置の構成について説明する。以下で参照される図面において、Ｘ方向はワード線の延伸方向に対応し、Ｙ方向はビット線の延伸方向に対応し、Ｚ方向は半導体基板の表面に対して垂直方向に対応している。なお、以下、各図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図１は、本実施形態に係る半導体記憶装置のブロック図である。本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２、１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データ消去／書き込み／読み出し）可能に構成される。
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１、ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２を備える。これらメモリセルＭＣ１、ＭＣ２は、ワード線ＷＬ１、ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１、ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２は、例えば１ページ分のデータを記憶する。
メモリセルＭＣ１、ＭＣ２は、相変化膜ＰＣＭとセレクタＳＥＬの直列回路により構成されている。相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得るので、可変抵抗素子として機能する。これら２種類の抵抗値の状態を"０"、"１"の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。また、メモリセルＭＣ１、ＭＣ２のセレクタＳＥＬは、整流素子として機能する。従って、選択されたワード線ＷＬ１、ＷＬ２以外のワード線ＷＬ１、ＷＬ２には、ほぼ電流が流れない。
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼ぶ。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼ぶ。
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて並んで配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延在する複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて並んで配置され、Ｙ方向に平行に延在する複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて並んで配置され、Ｘ方向に平行に延在する複数のワード線ＷＬ２が設けられる。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお本実施形態において、メモリセルＭＣ１、ＭＣ２は角柱状であるが、円柱状であっても良い。
［半導体素子の構成］
図４Ａから図４Ｃは、本実施形態に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図４Ａは、ＸＹ平面におけるメモリセルＭＣ１の上面図の一例を示している。図４Ｂは、図４Ａに示すＡ－Ａ’線に沿ったＹＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図４Ｃは、図４Ａに示すＢ－Ｂ’線に沿ったＸＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図４Ａから図４Ｃにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
図４Ａから図４Ｃに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｘ方向及びＹ方向と交差するＺ方向（第３方向）に順に積層された下部電極層１１０、セレクタ層１２０、中間電極層１３０、バリア金属層１４０、抵抗変化層１５０（相変化膜ＰＣＭ）、バリア金属層１６０、及び上部電極層１７０を含む。ワード線ＷＬ１、ビット線ＢＬ、下部電極層１１０、中間電極層１３０及び上部電極層１７０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成されてもよい。バリア金属層１４０、１６０は、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等の導電材料により構成されてもよい。セレクタ層１２０は、例えば、ｐ型半導体層、真性半導体層、及びｎ型半導体層からなるｐｉｎダイオード等の非オーミック素子により構成されてもよい。抵抗変化層１５０は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含むＧｅ－Ｓｂ－Ｔｅ系（ＧＳＴ系）等のカルコゲナイド材料により構成されてもよい。隣接するメモリセルＭＣ１の間の距離は、例えば、ＸまたはＹ方向に約１４ｎｍであってもよい。
隣接するメモリセルＭＣ１の間には、絶縁体が配置される。絶縁体は、Ｘ方向にメモリセルＭＣ１と隣接する第１絶縁体３５０と、Ｙ方向にメモリセルＭＣ１と隣接する第３絶縁体２５０と、を含む。第１絶縁体３５０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第１絶縁体３５０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第３絶縁体２５０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第３絶縁体２５０は、Ｚ方向にワード線ＷＬ１と同じ位置から上部電極層１７０と同じ位置まで延在する。ここで第１絶縁体３５０と第３絶縁体２５０とを区別しないときは、絶縁体とする。絶縁体は、例えば、炭素添加シリコン酸化膜（ＳｉＯＣ膜）等の絶縁体により構成されてもよい。第１絶縁体３５０のＸ方向における厚さと、第３絶縁体２５０のＹ方向における厚さとは、例えば、約６ｎｍであってもよい。
メモリセルＭＣ１と絶縁体の間には、断熱層が配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０との間に配置される第２絶縁体３２０と、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第４絶縁体２２０と、を含む。第２絶縁体３２０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第２絶縁体３２０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第４絶縁体２２０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第４絶縁体２２０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。
すなわち、第２絶縁体３２０と第４絶縁体２２０とはメモリセルＭＣ１の側面を囲うように配置される。ここで第２絶縁体３２０と第４絶縁体２２０とを区別しないときは、断熱層とする。本実施形態において第２絶縁体３２０と第４絶縁体２２０とは、エアギャップ、言い換えると空気層である。第２絶縁体３２０のＸ方向における厚さと、第４絶縁体２２０のＹ方向における厚さとは、例えば、約２ｎｍであってもよい。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面を囲うように空気層である断熱層が配置されることで、メモリセルＭＣ１の熱抵抗を向上することができ、保温性を向上することができる。また、メモリセルＭＣ１の側面を囲うように空気層である断熱層が配置されることで、メモリセルＭＣ１の耐電圧を向上することができる。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０、第２絶縁層３３０、第３絶縁層２１０、及び第４絶縁層２３０を含む。第１絶縁層３１０は、メモリセルＭＣ１と第２絶縁体３２０の間に配置される。第２絶縁層３３０は、第１絶縁体３５０と第２絶縁体３２０の間に配置される。第１絶縁層３１０は、Ｙ方向に延在し、第２絶縁体３２０と接して配置される。第１絶縁層３１０は、第２絶縁体３２０とは反対側において、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第４絶縁体２２０、および第３絶縁体２５０、と接して配置される。第１絶縁層３１０は、第２絶縁体３２０とは反対側において、さらに後述する第３絶縁層２１０および第４絶縁層２３０と接して配置される。第２絶縁層３３０は、Ｙ方向に延在し、第２絶縁体３２０と接して配置される。第２絶縁層３３０は、第２絶縁体３２０とは反対側において、第１絶縁体３５０と接して配置される。第１絶縁層３１０および第２絶縁層３３０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第１絶縁層３１０は、メモリセルＭＣ１が配置されない領域においてワード線ＷＬ１の上面と接して配置される。第２絶縁層３３０は、ワード線ＷＬ１上のメモリセルＭＣ１が配置されない領域において第１絶縁層３１０と接して配置される。すなわち、第２絶縁体３２０の底面および側面は、第１絶縁層３１０と第２絶縁層３３０とによって囲われている。第１絶縁体３５０の底面および側面は、第２絶縁層３３０によって囲われている。第１絶縁層３１０および第２絶縁層３３０は、例えば、窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ）により構成されてもよい。第１絶縁層３１０および第２絶縁層３３０は、同じ材料により構成されることが好ましい。第１絶縁層３１０および第２絶縁層３３０のＸ方向における厚さは、例えば、約１ｎｍであってもよい。
第３絶縁層２１０は、メモリセルＭＣ１と第４絶縁体２２０の間に配置される。第４絶縁層２３０は、第３絶縁体２５０と第４絶縁体２２０の間に配置される。第３絶縁層２１０は、メモリセルＭＣ１とＸ方向に略同一の幅で、メモリセルＭＣ１および第４絶縁体２２０と接して配置される。第４絶縁層２３０は、メモリセルＭＣ１とＸ方向に略同一の幅で、第３絶縁体２５０および第４絶縁体２２０と接して配置される。第３絶縁層２１０および第４絶縁層２３０は、第１絶縁層３１０と接続する。第３絶縁層２１０および第４絶縁層２３０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。第３絶縁層２１０は、メモリセルＭＣ１が配置されない領域において半導体基板ＳＢの上面と接して配置される。第４絶縁層２３０は、半導体基板ＳＢ上のメモリセルＭＣ１が配置されない領域において第３絶縁層２１０と接して配置される。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第４絶縁体２２０の底面および側面は、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。第３絶縁層２１０および第４絶縁層２３０は、例えば、窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ）により構成されてもよい。第３絶縁層２１０および第４絶縁層２３０は、同じ材料により構成されることが好ましい。第３絶縁層２１０および第４絶縁層２３０は、第１絶縁層３１０および第２絶縁層３３０と同じ材料により構成されることが好ましい。第３絶縁層２１０および第４絶縁層２３０のＹ方向における厚さは、例えば、約１ｎｍであってもよい。
本実施形態に係る半導体記憶装置１において、抵抗変化層１５０は、溶融温度以上の加熱と急速冷却によりアモルファス状態（高抵抗、リセット状態）となる。また、抵抗変化層１５０は、溶融温度よりも低く、且つ結晶化温度よりも高い温度に加熱し、緩やかに冷却することにより結晶化状態（低抵抗、セット状態）となる。このように抵抗変化層１５０は、加熱・冷却による溶融・固化によってリセット・セット動作を繰り返すことから、温度制御が半導体記憶装置の性能および信頼性に大きく関与する。本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面に接して絶縁層に挟まれた断熱層が配置されることで、メモリセルＭＣ１の保温性を向上することができる。メモリセルＭＣ１の保温性を向上することで、リセット電流を下げることができ、消費電力を抑制することができる。また、メモリセルＭＣ１の保温性を向上することで、隣接するメモリセルＭＣ１への熱伝導を抑制することができ、誤作動を抑制することができる。
［半導体記憶装置の製造方法］
次に、図５から図１８を用いて本実施形態に係る半導体記憶装置の製造方法について説明する。図５は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体を形成する工程を示すＹＺ平面の断面図である。図５に示すように、半導体基板ＳＢの上方に、ワード線ＷＬ１、下部電極層１１０、セレクタ層１２０、中間電極層１３０、バリア金属層１４０、抵抗変化層１５０、バリア金属層１６０、及び上部電極層１７０を含む積層構造体を形成する。それぞれの層は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法によって順次形成する。さらに、上部電極層１７０の上に、リソグラフィによりハードマスクＨＭ１を形成する。
図６は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体を分断（１ｓｔ ｃｕｔ）する工程を示すＹＺ平面の断面図である。図６に示すように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、積層構造体の一部をＺ方向に上部電極層１７０からワード線ＷＬ１まで除去する。積層構造体は、Ｘ方向に延伸するライン状のハードマスクＨＭ１を用いて選択的にエッチングすることによって、Ｙ方向に分断される。積層構造体が除去された領域では、半導体基板ＳＢの一部が露出される。
図７は、本実施形態に係る半導体記憶装置の製造方法において、絶縁層および断熱層を形成する工程を示すＹＺ平面の断面図である。図７に示すように、まず第３絶縁層２１０を、積層構造体および半導体基板ＳＢを覆うように形成する。次に、第２犠牲層２４０を、第３絶縁層２１０に接するように形成する。続いて、例えばＲＩＥ等の異方性エッチングにより、積層構造体の上および半導体基板ＳＢの上の第２犠牲層２４０を除去して第３絶縁層２１０の上面を露出させる。次に、第４絶縁層２３０を、第２犠牲層２４０および第３絶縁層２１０に接するように形成する。このように形成することによって、第２犠牲層２４０は第３絶縁層２１０と第４絶縁層２３０とによって封入され、積層構造体の側面に配置される。ここで、第２犠牲層２４０、第３絶縁層２１０、および第４絶縁層２３０は、例えば、ＣＶＤ等により形成されてもよい。第３絶縁層２１０および第４絶縁層２３０は、窒化シリコン（ＳｉＮ）膜であってもよく、第２犠牲層２４０はアモルファスシリコン膜であってもよい。また、第３絶縁層２１０および第４絶縁層２３０は酸化シリコン（ＳｉＯ）膜であってもよく、第２犠牲層２４０は窒化シリコン（ＳｉＮ）膜であってもよい。第３絶縁層２１０および第４絶縁層２３０は、後述する第２犠牲層２４０のエッチングの工程において第２犠牲層２４０と選択比のとれる材料の組み合わせであればよい。さらに、エッチングにより分断された積層構造体それぞれを包埋するように第３絶縁体２５０を形成する。
図８は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体上の第３絶縁体２５０、第３絶縁層２１０、および第４絶縁層２３０を除去する工程を示すＹＺ平面の断面図である。図８に示すように、積層構造体上のハードマスクＨＭ１が露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、第３絶縁体２５０、第３絶縁層２１０、および第４絶縁層２３０を除去する。これによって、積層構造体の側面を囲う第３絶縁層２１０、第２犠牲層２４０、および第４絶縁層２３０の上面が露出される。
図９は、本実施形態に係る半導体記憶装置の製造方法において、第３絶縁体２５０をさらに形成する工程を示すＹＺ平面の断面図である。図９に示すように、積層構造体の上に第３絶縁体２５０をさらに形成する。
図１０は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体上の第３絶縁体２５０およびハードマスクＨＭ１を除去する工程を示すＹＺ平面の断面図である。図１０に示すように、積層構造体上の上部電極層１７０が露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、第３絶縁体２５０およびハードマスクＨＭ１を除去する。これによって、積層構造体の側面を囲う第３絶縁層２１０、第２犠牲層２４０、および第４絶縁層２３０の上面が露出される。
図１１は、本実施形態に係る半導体記憶装置の製造方法において、第２犠牲層２４０を除去する工程を示すＹＺ平面の断面図である。図１１に示すように、ウェットエッチングにより、第２犠牲層２４０を除去する。第２犠牲層２４０のエッチング除去は、例えば、第３絶縁層２１０および第４絶縁層２３０が窒化シリコン（ＳｉＮ）膜で、第２犠牲層２４０がアモルファスシリコン膜である場合、トリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイド（ＴＭＹ）によるウェットエッチングを用いることが望ましい。また、第３絶縁層２１０および第４絶縁層２３０が酸化シリコン（ＳｉＯ）膜で、第２犠牲層２４０が窒化シリコン（ＳｉＮ）膜である場合、リン酸によるウェットエッチングを用いることが望ましい。このように第２犠牲層２４０を選択的に除去することで、第３絶縁層２１０および第４絶縁層２３０に囲まれた空気層による第４絶縁体２２０を形成することができる。
図１２は、本実施形態に係る半導体記憶装置の製造方法において、ビット線ＢＬを形成する工程を示すＹＺ平面の断面図である。図１２に示すように、上部電極層１７０が露出する積層構造体の上にビット線ＢＬを形成する。図１３は、図１２に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図を示す。
図１４は、本実施形態に係る半導体記憶装置の製造方法において、ハードマスクＨＭ２を形成する工程を示すＸＺ平面の断面図である。図１４に示すように、ビット線ＢＬの上に、リソグラフィによりハードマスクＨＭ２を形成する。
図１５は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体を分断（２ｎｄ ｃｕｔ）する工程を示すＸＺ平面の断面図である。図１５に示すように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、積層構造体の一部をＺ方向にビット線ＢＬから下部電極層１１０まで除去する。積層構造体は、Ｙ方向に延伸するライン状のハードマスクＨＭ２を用いて選択的にエッチングすることによって、Ｘ方向に分断される。積層構造体が除去された領域では、ワード線ＷＬ１の一部が露出される。
図１６は、本実施形態に係る半導体記憶装置の製造方法において、絶縁層および断熱層を形成する工程を示すＸＺ平面の断面図である。図１６に示すように、まず第１絶縁層３１０を、積層構造体およびワード線ＷＬを覆うように形成する。次に、第１犠牲層３４０を、第１絶縁層３１０に接するように形成する。続いて、例えばＲＩＥ等の異方性エッチングにより、積層構造体の上およびワード線ＷＬの上の第１犠牲層３４０を除去して第１絶縁層３１０の上面を露出させる。次に、第２絶縁層３３０を、第１犠牲層３４０および第１絶縁層３１０に接するように形成する。このように形成することによって、第１犠牲層３４０は第１絶縁層３１０と第２絶縁層３３０とによって封入され、積層構造体の側面に配置される。ここで、第１犠牲層３４０、第１絶縁層３１０、および第２絶縁層３３０は、例えば、ＣＶＤ等により形成されてもよい。第１絶縁層３１０および第２絶縁層３３０は、窒化シリコン（ＳｉＮ）膜であってもよく、第１犠牲層３４０はアモルファスシリコン膜であってもよい。また、第１絶縁層３１０および第２絶縁層３３０は酸化シリコン（ＳｉＯ）膜であってもよく、第１犠牲層３４０は窒化シリコン（ＳｉＮ）膜であってもよい。第１絶縁層３１０および第２絶縁層３３０は、第３絶縁層２１０および第４絶縁層２３０と同じ材料により構成されることが好ましい。第１犠牲層３４０は、第２犠牲層２４０と同じ材料により構成されることが好ましい。さらに、エッチングにより分断された積層構造体それぞれを包埋するように第１絶縁体３５０を形成する。
図１７は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体上の第１絶縁体３５０、第１絶縁層３１０、第２絶縁層３３０、およびハードマスクＨＭ２を除去する工程を示すＸＺ平面の断面図である。図１７に示すように、積層構造体上のビット線ＢＬが露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、第１絶縁体３５０、第１絶縁層３１０、第２絶縁層３３０、およびハードマスクＨＭ２を除去する。これによって、積層構造体の側面を囲う第１絶縁層３１０、第１犠牲層３４０、および第２絶縁層３３０の上面が露出される。
図１８は、本実施形態に係る半導体記憶装置の製造方法において、第１犠牲層３４０を除去する工程を示すＸＺ平面の断面図である。図１８に示すように、ウェットエッチングにより、第１犠牲層３４０を除去する。第１犠牲層３４０のエッチング除去は、例えば、第１絶縁層３１０および第２絶縁層３３０が窒化シリコン（ＳｉＮ）膜で、第１犠牲層３４０がアモルファスシリコン膜である場合、トリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイド（ＴＭＹ）によるウェットエッチングを用いることが望ましい。また、第１絶縁層３１０および第２絶縁層３３０が酸化シリコン（ＳｉＯ）膜で、第１犠牲層３４０が窒化シリコン（ＳｉＮ）膜である場合、リン酸によるウェットエッチングを用いることが望ましい。このように第１犠牲層３４０を選択的に除去することで、第１絶縁層３１０および第２絶縁層３３０に囲まれた空気層による第２絶縁体３２０を形成することができる。上述した方法により、図４Ａから図４Ｃに示した構成の半導体記憶装置１を製造することができる。
図には示さなかったが、さらに、下部電極層１１０、セレクタ層１２０、中間電極層１３０、バリア金属層１４０、抵抗変化層１５０、バリア金属層１６０、上部電極層１７０、ワード線ＷＬ２を含む積層構造体を形成することで、図５から図１８と同様の方法でＺ方向に接続するメモリセルＭＣ２を形成することができる。
本実施形態に係る半導体記憶装置１の製造方法は、メモリセルＭＣ１の側面に接するように絶縁層に囲われた断熱層を形成することで、メモリセルＭＣ１の側面に近接した断熱層を容易に形成することができる。
［第２実施形態］
本発明の第２実施形態に係る半導体記憶装置の構成について、図１９Ａおよび図１９Ｂを用いて説明する。図１９Ａおよび図１９Ｂは、本実施形態に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図１９Ａは、ＹＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図１９Ｂは、ＸＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。なお、ＸＹ平面におけるメモリセルＭＣ１の上面図については図４Ａと同様であることからここでは省略する。図１９Ａおよび図１９Ｂにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
本実施形態に係る半導体記憶装置１は、断熱層が空気層と犠牲層とで構成されること以外、第１実施形態に係る半導体記憶装置１と同様であることから、共通する部分については説明を省略する。
図１９Ａおよび図１９Ｂに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０との間に配置される第１犠牲層３４０および第２絶縁体３２０と、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第２犠牲層２４０および第４絶縁体２２０と、を含む。
第１犠牲層３４０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第１犠牲層３４０は、Ｚ方向に下部電極層１１０と同じ位置からセレクタ層１２０と同じ位置まで延在する。第１犠牲層３４０の上には、第１犠牲層３４０と接して重なるように第２絶縁体３２０が配置される。第２絶縁体３２０も、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第２絶縁体３２０は、Ｚ方向に中間電極層１３０と同じ位置からビット線ＢＬと同じ位置まで延在する。
第２犠牲層２４０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第２犠牲層２４０は、Ｚ方向にワード線ＷＬと同じ位置からセレクタ層１２０と同じ位置まで延在する。第２犠牲層２４０の上には、第２犠牲層２４０と接して重なるように第４絶縁体２２０が配置される。第４絶縁体２２０も、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第４絶縁体２２０は、Ｚ方向に中間電極層１３０と同じ位置から上部電極層１７０と同じ位置まで延在する。
すなわち、第１犠牲層３４０と第２犠牲層２４０とはメモリセルＭＣ１の下部電極層１１０からセレクタ層１２０までの側面を囲うように配置される。第２絶縁体３２０と第４絶縁体２２０とはメモリセルＭＣ１の中間電極層１３０から上部電極層１７０までの側面を囲うように配置される。ここで第１犠牲層３４０と第２犠牲層２４０と第２絶縁体３２０と第４絶縁体２２０とを区別しないときは、断熱層とする。本実施形態において、第１犠牲層３４０と第２犠牲層２４０とはアモルファスシリコン層または窒化シリコン層であり、第２絶縁体３２０と第４絶縁体２２０とは空気層である。第１犠牲層３４０および第２絶縁体３２０のＸ方向における厚さと、第２犠牲層２４０および第４絶縁体２２０のＹ方向における厚さとは、例えば、約２ｎｍであってもよい。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の熱抵抗を向上することができ、保温性を向上することができる。また、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の耐電圧を向上することができる。特に、メモリセルＭＣ１の中間電極層１３０から上部電極層１７０までの側面を囲うように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０、第２絶縁層３３０、第３絶縁層２１０、及び第４絶縁層２３０を含む。第１絶縁層３１０は、メモリセルＭＣ１と第１犠牲層３４０および第２絶縁体３２０との間に配置される。第２絶縁層３３０は、第１絶縁体３５０と第１犠牲層３４０および第２絶縁体３２０との間に配置される。第１絶縁層３１０は、Ｙ方向に延在し、第１犠牲層３４０および第２絶縁体３２０と接して配置される。第１絶縁層３１０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第２犠牲層２４０、第４絶縁体２２０、および第３絶縁体２５０、と接して配置される。第１絶縁層３１０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、さらに後述する第３絶縁層２１０および第４絶縁層２３０と接して配置される。第２絶縁層３３０は、Ｙ方向に延在し、第１犠牲層３４０および第２絶縁体３２０と接して配置される。第２絶縁層３３０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、第１絶縁体３５０と接して配置される。第１絶縁層３１０および第２絶縁層３３０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第１絶縁層３１０は、メモリセルＭＣ１が配置されない領域においてワード線ＷＬ１の上面と接して配置される。第２絶縁層３３０は、ワード線ＷＬ１上のメモリセルＭＣ１が配置されない領域において第１絶縁層３１０と接して配置される。すなわち、第１犠牲層３４０の底面と第１犠牲層３４０および第２絶縁体３２０の側面は、第１絶縁層３１０と第２絶縁層３３０とによって囲われている。第１絶縁体３５０の底面および側面は、第２絶縁層３３０によって囲われている。
第３絶縁層２１０は、メモリセルＭＣ１と第２犠牲層２４０および第４絶縁体２２０との間に配置される。第４絶縁層２３０は、第３絶縁体２５０と第２犠牲層２４０および第４絶縁体２２０との間に配置される。第３絶縁層２１０は、メモリセルＭＣ１とＸ方向に略同一の幅で、メモリセルＭＣ１と第２犠牲層２４０および第４絶縁体２２０と接して配置される。第４絶縁層２３０は、メモリセルＭＣ１とＸ方向に略同一の幅で、第３絶縁体２５０と第２犠牲層２４０および第４絶縁体２２０と接して配置される。第３絶縁層２１０および第４絶縁層２３０は、第１絶縁層３１０と接続する。第３絶縁層２１０および第４絶縁層２３０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。第３絶縁層２１０は、メモリセルＭＣ１が配置されない領域において半導体基板ＳＢの上面と接して配置される。第４絶縁層２３０は、半導体基板ＳＢ上のメモリセルＭＣ１が配置されない領域において第３絶縁層２１０と接して配置される。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第２犠牲層２４０の底面と第２犠牲層２４０および第４絶縁体２２０の側面とは、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面に接して絶縁層に挟まれた断熱層が配置されることで、メモリセルＭＣ１の保温性を向上することができる。特に、メモリセルＭＣ１の中間電極層１３０から上部電極層１７０までの側面を囲うように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。メモリセルＭＣ１の保温性を向上することで、リセット電流を下げることができ、消費電力を抑制することができる。また、メモリセルＭＣ１の保温性を向上することで、隣接するメモリセルＭＣ１への熱伝導を抑制することができ、誤作動を抑制することができる。一方で、メモリセルＭＣ１の下部電極層１１０からセレクタ層１２０までの側面を囲うようにアモルファスシリコン層または窒化シリコン層である断熱層が配置されることで、第１絶縁層３１０および第２絶縁層３３０と第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができ、第２絶縁体３２０と第４絶縁体２２０を保持することができる。
本実施形態に係る半導体記憶装置の製造方法については、第１実施形態における第２犠牲層２４０を除去する工程（図１１）および第１犠牲層３４０を除去する工程（図１８）においてエッチング条件を適宜調整することで、図１９Ａおよび図１９Ｂに示した構成の半導体記憶装置１を製造することができることから、ここでは省略する。
本実施形態に係る半導体記憶装置１の製造方法は、第１実施形態における第２犠牲層２４０を除去する工程（図１１）において第３絶縁層２１０および第４絶縁層２３０の間に一部第２犠牲層２４０を残すことで、積層構造体を分断（２ｎｄ ｃｕｔ）する工程（図１５）において第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができ、第４絶縁体２２０を保持することができる。第１犠牲層３４０を除去する工程（図１８）において第１絶縁層３１０および第２絶縁層３３０の間に一部第１犠牲層３４０を残すことで、後の工程において第１絶縁層３１０と第２絶縁層３３０とがよれる（撓む）ことを抑制することができ、第２絶縁体３２０を保持することができる。
［第３実施形態］
本発明の第３実施形態に係る半導体記憶装置の構成について、図２０Ａおよび図２０Ｂを用いて説明する。図２０Ａおよび図２０Ｂは、本実施形態に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図２０Ａは、ＹＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２０Ｂは、ＸＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２０Ａおよび図２０Ｂにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
本実施形態に係る半導体記憶装置１は、第４絶縁体２２０の代わりに第２犠牲層２４０が配置されること以外、第１実施形態に係る半導体記憶装置１と同様であることから、共通する部分については説明を省略する。
図２０Ａおよび図２０Ｂに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０との間に配置される第２絶縁体３２０と、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第２犠牲層２４０と、を含む。
第２絶縁体３２０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第２絶縁体３２０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第２犠牲層２４０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第２犠牲層２４０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。
すなわち、第２絶縁体３２０と第２犠牲層２４０とはメモリセルＭＣ１の側面を囲うように配置される。ここで第２絶縁体３２０と第２犠牲層２４０とを区別しないときは、断熱層とする。本実施形態において第２絶縁体３２０は空気層であり、第２犠牲層２４０はアモルファスシリコン層または窒化シリコン層である。第２絶縁体３２０のＸ方向における厚さと、第２犠牲層２４０のＹ方向における厚さとは、例えば、約２ｎｍであってもよい。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の熱抵抗を向上することができ、保温性を向上することができる。また、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の耐電圧を向上することができる。特に、メモリセルＭＣ１の側面を挟むように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０、第２絶縁層３３０、第３絶縁層２１０、及び第４絶縁層２３０を含む。第１絶縁層３１０は、メモリセルＭＣ１と第２絶縁体３２０との間に配置される。第２絶縁層３３０は、第１絶縁体３５０と第２絶縁体３２０との間に配置される。第１絶縁層３１０は、Ｙ方向に延在し、第２絶縁体３２０と接して配置される。第１絶縁層３１０は、第２絶縁体３２０とは反対側において、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第２犠牲層２４０、および第３絶縁体２５０、と接して配置される。第１絶縁層３１０は、第２絶縁体３２０とは反対側において、さらに後述する第３絶縁層２１０および第４絶縁層２３０と接して配置される。第２絶縁層３３０は、Ｙ方向に延在し、第２絶縁体３２０と接して配置される。第２絶縁層３３０は、第２絶縁体３２０とは反対側において、第１絶縁体３５０と接して配置される。第１絶縁層３１０および第２絶縁層３３０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第１絶縁層３１０は、メモリセルＭＣ１が配置されない領域においてワード線ＷＬ１の上面と接して配置される。第２絶縁層３３０は、ワード線ＷＬ１上のメモリセルＭＣ１が配置されない領域において第１絶縁層３１０と接して配置される。すなわち、第２絶縁体３２０の底面および側面は、第１絶縁層３１０と第２絶縁層３３０とによって囲われている。第１絶縁体３５０の底面および側面は、第２絶縁層３３０によって囲われている。
第３絶縁層２１０は、メモリセルＭＣ１と第２犠牲層２４０との間に配置される。第４絶縁層２３０は、第３絶縁体２５０と第２犠牲層２４０との間に配置される。第３絶縁層２１０は、メモリセルＭＣ１とＸ方向に略同一の幅で、メモリセルＭＣ１と第２犠牲層２４０と接して配置される。第４絶縁層２３０は、メモリセルＭＣ１とＸ方向に略同一の幅で、第３絶縁体２５０と第２犠牲層２４０と接して配置される。第３絶縁層２１０および第４絶縁層２３０は、第１絶縁層３１０と接続する。第３絶縁層２１０および第４絶縁層２３０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。第３絶縁層２１０は、メモリセルＭＣ１が配置されない領域において半導体基板ＳＢの上面と接して配置される。第４絶縁層２３０は、半導体基板ＳＢ上のメモリセルＭＣ１が配置されない領域において第３絶縁層２１０と接して配置される。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第２犠牲層２４０の底面および側面は、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面に接して絶縁層に挟まれた断熱層が配置されることで、メモリセルＭＣ１の保温性を向上することができる。特に、メモリセルＭＣ１の側面を挟むように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。メモリセルＭＣ１の保温性を向上することで、リセット電流を下げることができ、消費電力を抑制することができる。また、メモリセルＭＣ１の保温性を向上することで、隣接するメモリセルＭＣ１への熱伝導を抑制することができ、誤作動を抑制することができる。
本実施形態に係る半導体記憶装置の製造方法については、第１実施形態における第２犠牲層２４０を除去する工程（図１１）を省くことで、図２０Ａおよび図２０Ｂに示した構成の半導体記憶装置１を製造することができることから、ここでは省略する。
本実施形態に係る半導体記憶装置１の製造方法は、第１実施形態における第２犠牲層２４０を除去する工程（図１１）において第３絶縁層２１０および第４絶縁層２３０の間に第２犠牲層２４０を残すことで、積層構造体を分断（２ｎｄ ｃｕｔ）する工程（図１５）において第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができる。
［第４実施形態］
本発明の第４実施形態に係る半導体記憶装置の構成について、図２１Ａおよび図２１Ｂを用いて説明する。図２１Ａおよび図２１Ｂは、本実施形態に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図２１Ａは、ＹＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２１Ｂは、ＸＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２１Ａおよび図２１Ｂにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
本実施形態に係る半導体記憶装置１は、第２絶縁体３２０とともに第１犠牲層３４０が配置され、第４絶縁体２２０の代わりに第２犠牲層２４０が配置されること以外、第１実施形態に係る半導体記憶装置１と同様であることから、共通する部分については説明を省略する。
図２１Ａおよび図２１Ｂに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０との間に配置される第１犠牲層３４０および第２絶縁体３２０と、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第２犠牲層２４０と、を含む。
第１犠牲層３４０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第１犠牲層３４０は、Ｚ方向に下部電極層１１０と同じ位置からセレクタ層１２０と同じ位置まで延在する。第１犠牲層３４０の上には、第１犠牲層３４０と接して重なるように第２絶縁体３２０が配置される。第２絶縁体３２０も、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第２絶縁体３２０は、Ｚ方向に中間電極層１３０と同じ位置からビット線ＢＬと同じ位置まで延在する。第２犠牲層２４０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第２犠牲層２４０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。
すなわち、第１犠牲層３４０および第２絶縁体３２０と第２犠牲層２４０とはメモリセルＭＣ１の側面を囲うように配置される。ここで第１犠牲層３４０と第２絶縁体３２０と第２犠牲層２４０とを区別しないときは、断熱層とする。本実施形態において第２絶縁体３２０は空気層であり、第１犠牲層３４０と第２犠牲層２４０はアモルファスシリコン層または窒化シリコン層である。第１犠牲層３４０および第２絶縁体３２０のＸ方向における厚さと、第２犠牲層２４０のＹ方向における厚さとは、例えば、約２ｎｍであってもよい。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の熱抵抗を向上することができ、保温性を向上することができる。また、メモリセルＭＣ１の側面を囲うように断熱層が配置されることで、メモリセルＭＣ１の耐電圧を向上することができる。特に、メモリセルＭＣ１の中間電極層１３０からビット線ＢＬまでの側面を挟むように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０、第２絶縁層３３０、第３絶縁層２１０、及び第４絶縁層２３０を含む。第１絶縁層３１０は、メモリセルＭＣ１と第１犠牲層３４０および第２絶縁体３２０との間に配置される。第２絶縁層３３０は、第１絶縁体３５０と第１犠牲層３４０および第２絶縁体３２０との間に配置される。第１絶縁層３１０は、Ｙ方向に延在し、第１犠牲層３４０および第２絶縁体３２０と接して配置される。第１絶縁層３１０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第２犠牲層２４０、および第３絶縁体２５０、と接して配置される。第１絶縁層３１０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、さらに後述する第３絶縁層２１０および第４絶縁層２３０と接して配置される。第２絶縁層３３０は、Ｙ方向に延在し、第１犠牲層３４０および第２絶縁体３２０と接して配置される。第２絶縁層３３０は、第１犠牲層３４０および第２絶縁体３２０とは反対側において、第１絶縁体３５０と接して配置される。第１絶縁層３１０および第２絶縁層３３０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第１絶縁層３１０は、メモリセルＭＣ１が配置されない領域においてワード線ＷＬ１の上面と接して配置される。第２絶縁層３３０は、ワード線ＷＬ１上のメモリセルＭＣ１が配置されない領域において第１絶縁層３１０と接して配置される。すなわち、第１犠牲層３４０の底面と第１犠牲層３４０および第２絶縁体３２０の側面は、第１絶縁層３１０と第２絶縁層３３０とによって囲われている。第１絶縁体３５０の底面および側面は、第２絶縁層３３０によって囲われている。
第３絶縁層２１０は、メモリセルＭＣ１と第２犠牲層２４０との間に配置される。第４絶縁層２３０は、第３絶縁体２５０と第２犠牲層２４０との間に配置される。第３絶縁層２１０は、メモリセルＭＣ１とＸ方向に略同一の幅で、メモリセルＭＣ１と第２犠牲層２４０と接して配置される。第４絶縁層２３０は、メモリセルＭＣ１とＸ方向に略同一の幅で、第３絶縁体２５０と第２犠牲層２４０と接して配置される。第３絶縁層２１０および第４絶縁層２３０は、第１絶縁層３１０と接続する。第３絶縁層２１０および第４絶縁層２３０は、Ｚ方向にワード線ＷＬと同じ位置から上部電極層１７０と同じ位置まで延在する。第３絶縁層２１０は、メモリセルＭＣ１が配置されない領域において半導体基板ＳＢの上面と接して配置される。第４絶縁層２３０は、半導体基板ＳＢ上のメモリセルＭＣ１が配置されない領域において第３絶縁層２１０と接して配置される。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第２犠牲層２４０の底面および側面は、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。
本実施形態に係る半導体記憶装置１は、メモリセルＭＣ１の側面に接して絶縁層に挟まれた断熱層が配置されることで、メモリセルＭＣ１の保温性を向上することができる。特に、メモリセルＭＣ１の中間電極層１３０からビット線ＢＬまでの側面を挟むように空気層である断熱層が配置されることで、効率よく保温性を向上することができる。メモリセルＭＣ１の保温性を向上することで、リセット電流を下げることができ、消費電力を抑制することができる。また、メモリセルＭＣ１の保温性を向上することで、隣接するメモリセルＭＣ１への熱伝導を抑制することができ、誤作動を抑制することができる。
本実施形態に係る半導体記憶装置の製造方法については、第１実施形態における第２犠牲層２４０を除去する工程（図１１）を省き、第１犠牲層３４０を除去する工程（図１８）においてエッチング条件を適宜調整することで、図２１Ａおよび図２１Ｂに示した構成の半導体記憶装置１を製造することができることから、ここでは省略する。
本実施形態に係る半導体記憶装置１の製造方法は、第１実施形態における第２犠牲層２４０を除去する工程（図１１）において第３絶縁層２１０および第４絶縁層２３０の間に第２犠牲層２４０を残すことで、積層構造体を分断（２ｎｄ ｃｕｔ）する工程（図１５）において第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができる。第１犠牲層３４０を除去する工程（図１８）において第１絶縁層３１０および第２絶縁層３３０の間に一部第１犠牲層３４０を残すことで、後の工程において第１絶縁層３１０と第２絶縁層３３０とがよれる（撓む）ことを抑制することができ、第２絶縁体３２０を保持することができる。
［変形例１］
本発明の変形例１に係る半導体記憶装置の構成について、図２２Ａから図２２Ｃを用いて説明する。図２２Ａから図２２Ｃは、本変形例に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図２２Ａは、ＹＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２２Ｂは、ＸＺ平面におけるメモリセルＭＣ１の断面図の一例を示している。図２２Ｃは、図２２Ｂに示す点線で示す領域におけるメモリセルＭＣ１の拡大断面図の一例を示している。図２２Ａから図２２Ｃにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
本変形例に係る半導体記憶装置１は、第４絶縁体２２０の上端にスペーサー２６０が配置されること以外、第１実施形態に係る半導体記憶装置１と同様であることから、共通する部分については説明を省略する。
図２２Ａから図２２Ｃに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０との間に配置される第２絶縁体３２０と、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第４絶縁体２２０と、を含む。
第２絶縁体３２０は、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第２絶縁体３２０は、Ｚ方向に下部電極層１１０と同じ位置からビット線ＢＬと同じ位置まで延在する。第４絶縁体２２０は、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。第４絶縁体２２０は、Ｚ方向にワード線ＷＬと同じ位置からバリア金属層１６０と同じ位置まで延在する。
スペーサー２６０は、メモリセルＭＣ１と第３絶縁体２５０との間に配置される第４絶縁体２２０の上端部に配置される。スペーサー２６０は、Ｚ方向に上部電極層１７０と同じ位置に配置される。スペーサー２６０は、第４絶縁体２２０とともに第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。スペーサー２６０は少なくとも上端部において、第３絶縁層２１０と第４絶縁層２３０とに接している。スペーサー２６０の上面は、ビット線ＢＬに接している。スペーサー２６０は、メモリセルＭＣ１の上部電極層１７０とＸ方向に略同一の幅で、メモリセルＭＣ１の上部電極層１７０と第３絶縁層２１０を介してＹ方向に隣接する。
図２２Ｃにおいて、スペーサー２６０のＸＺ平面における断面は、下に向かって細くなるテーパー形状で示した。しかしながらこれに限定されず、スペーサー２６０は上端部において第３絶縁層２１０と第４絶縁層２３０とビット線ＢＬとに接していればよい。スペーサー２６０のＸＺ平面における断面は、例えば、長方形であってもよく、半円形であってもよく、逆三角形であってもよい。スペーサー２６０は、例えば、窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ）等の絶縁体により構成されてもよい。スペーサー２６０のＹ方向における最大厚さは、例えば、約２ｎｍであってもよい。
本実施形態に係る半導体記憶装置１は、第４絶縁体２２０の上端部にスペーサー２６０が配置されることで、第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができ、第４絶縁体２２０を保持することができる。
本実施形態に係る半導体記憶装置の製造方法については、第１実施形態における第２犠牲層２４０を除去する工程（図１１）の後に、第４絶縁体２２０の上端部を一部埋めるように絶縁膜を形成し、積層構造体上の上部電極層１７０が露出するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により絶縁膜を除去することで、図２２Ａから図２２Ｃに示した構成の半導体記憶装置１を製造することができることから、ここでは省略する。
本実施形態に係る半導体記憶装置１の製造方法は、第１実施形態における第２犠牲層２４０を除去する工程（図１１）の後に、第３絶縁層２１０および第４絶縁層２３０の間にスペーサー２６０を形成することによって、積層構造体を分断（２ｎｄ ｃｕｔ）する工程（図１５）において第３絶縁層２１０と第４絶縁層２３０とがよれる（撓む）ことを抑制することができる。
［変形例２］
本発明の変形例２に係る半導体記憶装置の構成について、図２３Ａおよび図２３Ｂを用いて説明する。図２３Ａおよび図２３Ｂは、本変形例に係る半導体記憶装置１のメモリセル（半導体素子）ＭＣ１の構成を示す図である。図２３Ａは、ＸＹ平面におけるメモリセルＭＣ１の上面図の一例を示している。図２３Ｂは、ＸＹ平面におけるメモリセルＭＣ１の上面図の他の例を示している。図２３Ａおよび図２３Ｂにおいては、１つのメモリセルＭＣ１を示すが、ＸＹ方向に同様の構成のメモリセルＭＣ１とつながっており、メモリマットＭＭ０が構成される。同様に、Ｚ方向には、ビットラインＢＬを共有することで同様の構成のメモリセルＭＣ２とつながっており、メモリマットＭＭ１が構成される。
本変形例に係る半導体記憶装置は、絶縁層、断熱層、および絶縁体のサイズおよび形状以外、第１実施形態に係る半導体記憶装置と同様であることから、共通する部分については説明を省略する。
図２３Ａに示すように、メモリセルＭＣ１は、半導体基板ＳＢ側に配置されるＸ方向（第１方向）に延在するワード線（第１配線）ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されるＹ方向（第２方向）に延在するビット線（第２配線）ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されるメモリセル（半導体素子）ＭＣ１と、複数のメモリセルＭＣ１の側面間に配置される絶縁体と、絶縁体とメモリセルＭＣ１との間に配置される断熱層と、断熱層を囲うように配置される絶縁層と、を備える。
隣接するメモリセルＭＣ１の間には、絶縁体が配置される。絶縁体は、Ｘ方向にメモリセルＭＣ１と隣接する第１絶縁体３５０ａと、Ｙ方向にメモリセルＭＣ１と隣接する第３絶縁体２５０ａと、を含む。第１絶縁体３５０ａは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第３絶縁体２５０ａは、メモリセルＭＣ１とＸ方向に略同一の幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０ａとの間に配置される第２絶縁体３２０ａと、メモリセルＭＣ１と第３絶縁体２５０ａとの間に配置される第４絶縁体２２０ａと、を含む。
第２絶縁体３２０ａは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第４絶縁体２２０ａは、Ｘ方向にメモリセルＭＣ１より小さい幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。ここで第２絶縁体３２０ａと第４絶縁体２２０ａとはメモリセルＭＣ１の側面を囲うように配置される。このため第２絶縁体３２０ａは、第４絶縁体２２０ａの幅が短くなった分、第４絶縁体２２０ａの方向に陥入している。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０ａ、第２絶縁層３３０ａ、第３絶縁層２１０ａ、及び第４絶縁層２３０ａを含む。第３絶縁層２１０ａは、メモリセルＭＣ１と第４絶縁体２２０ａの間に配置される。第４絶縁層２３０ａは、第３絶縁体２５０ａと第４絶縁体２２０ａの間に配置される。第３絶縁層２１０ａは、メモリセルＭＣ１より小さい幅で、メモリセルＭＣ１および第４絶縁体２２０ａと接して配置される。第４絶縁層２３０ａは、メモリセルＭＣ１より小さい幅で、第３絶縁体２５０ａおよび第４絶縁体２２０ａと接して配置される。
第１絶縁層３１０ａは、メモリセルＭＣ１と第２絶縁体３２０ａの間に配置される。第２絶縁層３３０ａは、第１絶縁体３５０ａと第２絶縁体３２０ａの間に配置される。第１絶縁層３１０ａは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第３絶縁層２１０ａ、第４絶縁体２２０ａ、第４絶縁層２３０ａ、および第３絶縁体２５０ａ、と接して配置される。第３絶縁層２１０ａ、第４絶縁体２２０ａ、および第４絶縁層２３０ａの幅は、メモリセルＭＣ１および第３絶縁体２５０ａの幅より小さい。このため第１絶縁層３１０ａは、第３絶縁層２１０ａ、第４絶縁体２２０ａ、および第４絶縁層２３０ａの幅が短くなった分、第３絶縁層２１０ａ、第４絶縁体２２０ａ、および第４絶縁層２３０ａの方向に陥入している。
第１絶縁層３１０ａは、Ｙ方向に延在し、第２絶縁体３２０ａと接して配置される。第２絶縁層３３０ａは、Ｙ方向に延在し、第２絶縁体３２０ａと接して配置される。第２絶縁層３３０ａは、第２絶縁体３２０ａとは反対側において、第１絶縁体３５０ａと接して配置される。このため、第２絶縁体３２０ａ、第２絶縁層３３０ａ、および第１絶縁体３５０ａも、第３絶縁層２１０ａ、第４絶縁体２２０ａ、および第４絶縁層２３０ａの幅が短くなった分、第３絶縁層２１０ａ、第４絶縁体２２０ａ、および第４絶縁層２３０ａの方向に陥入している。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第４絶縁体２２０の底面および側面は、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。
図２３Ｂにおける変形例ではさらに、第３絶縁体２５０ｂの幅がメモリセルＭＣ１より小さい。絶縁体は、隣接するメモリセルＭＣ１の間に配置される。絶縁体は、Ｘ方向にメモリセルＭＣ１と隣接する第１絶縁体３５０ｂと、Ｙ方向にメモリセルＭＣ１と隣接する第３絶縁体２５０ｂと、を含む。第１絶縁体３５０ｂは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第３絶縁体２５０ｂは、Ｘ方向にメモリセルＭＣ１より小さい幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。
断熱層は、メモリセルＭＣ１と絶縁体の間に配置される。断熱層は、メモリセルＭＣ１と第１絶縁体３５０ｂとの間に配置される第２絶縁体３２０ｂと、メモリセルＭＣ１と第３絶縁体２５０ｂとの間に配置される第４絶縁体２２０ｂと、を含む。
第２絶縁体３２０ｂは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１とＸ方向に隣接する。第４絶縁体２２０ｂは、Ｘ方向にメモリセルＭＣ１より小さい幅で、それぞれのメモリセルＭＣ１とＹ方向に隣接する。ここで第２絶縁体３２０ｂと第４絶縁体２２０ｂとはメモリセルＭＣ１の側面を囲うように配置される。このため第２絶縁体３２０ｂは、第４絶縁体２２０ｂの幅が短くなった分、第４絶縁体２２０ｂの方向に陥入している。
断熱層を囲うように絶縁層が配置される。絶縁層は、第１絶縁層３１０ｂ、第２絶縁層３３０ｂ、第３絶縁層２１０ｂ、及び第４絶縁層２３０ｂを含む。第３絶縁層２１０ｂは、メモリセルＭＣ１と第４絶縁体２２０ｂの間に配置される。第４絶縁層２３０ｂは、第３絶縁体２５０ｂと第４絶縁体２２０ｂの間に配置される。第３絶縁層２１０ｂは、メモリセルＭＣ１より小さい幅で、メモリセルＭＣ１および第４絶縁体２２０ｂと接して配置される。第４絶縁層２３０ｂは、メモリセルＭＣ１より小さい幅で、第３絶縁体２５０ｂおよび第４絶縁体２２０ｂと接して配置される。
第１絶縁層３１０ｂは、メモリセルＭＣ１と第２絶縁体３２０ｂの間に配置される。第２絶縁層３３０ｂは、第１絶縁体３５０ｂと第２絶縁体３２０ｂの間に配置される。第１絶縁層３１０ｂは、Ｙ方向に延在し、Ｙ方向に並ぶ複数のメモリセルＭＣ１、第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂ、と接して配置される。第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂの幅は、メモリセルＭＣ１の幅より小さい。このため第１絶縁層３１０ｂは、第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂの幅が短くなった分、第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂの方向に陥入している。
第２絶縁体３２０ｂは、Ｙ方向に延在し、第１絶縁層３１０ｂと接して配置される。第２絶縁層３３０ｂは、Ｙ方向に延在し、第２絶縁体３２０ｂと接して配置される。第２絶縁層３３０ｂは、第２絶縁体３２０ｂとは反対側において、第１絶縁体３５０ｂと接して配置される。このため、第２絶縁体３２０ｂ、第２絶縁層３３０ｂ、および第１絶縁体３５０ｂも、第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂの幅が短くなった分、第３絶縁層２１０ｂ、第４絶縁体２２０ｂ、第４絶縁層２３０ｂ、および第３絶縁体２５０ｂの方向に陥入している。すなわち、メモリセルＭＣ１の側面は、第１絶縁層３１０と第３絶縁層２１０とによって囲われている。第３絶縁体２５０の底面および側面は、第１絶縁層３１０と第４絶縁層２３０とによって囲われている。第４絶縁体２２０の底面および側面は、第１絶縁層３１０と第３絶縁層２１０と第４絶縁層２３０とによって囲われている。
本変形例に係る半導体記憶装置の製造方法については、積層構造体を分断（２ｎｄ ｃｕｔ）する工程（図１５）においてエッチング条件を適宜調整することで、図２３Ａおよび図２３Ｂに示した構成の半導体記憶装置１を製造することができることから、ここでは省略する。
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体記憶装置、１１０ 下部電極層、１２０ セレクタ層、１３０ 中間電極層、１４０ バリア金属層、１５０ 抵抗変化層、１６０ バリア金属層、１７０ 上部電極層、２１０ 第３絶縁層、２２０ 第４絶縁体、２３０ 第４絶縁層、２４０ 第２犠牲層、２５０ 第３絶縁体、２６０ スペーサー、３１０ 第１絶縁層、３２０ 第２絶縁体、３３０ 第２絶縁層、３４０ 第１犠牲層、３５０ 第１絶縁体

Claims (13)

  1. 第１方向に延在する第１配線と、
    前記第１方向と交差する第２方向に延在する第２配線と、
    前記第１方向および前記第２方向と交差する第３方向に延在し、前記第１配線と前記第２配線に接続し、第１セレクタ層および第１抵抗変化層を有する第１半導体素子と、
    前記第２方向および前記第３方向に延在し、前記第１方向に前記第１半導体素子と隣接する第１絶縁体と、
    前記第２方向および前記第３方向に延在し、前記第１半導体素子と前記第１絶縁体との間に配置されるエアギャップを含む第２絶縁体と、
    を備える半導体記憶装置。
  2. 前記第２絶縁体は、前記第３方向に前記第１抵抗変化層と同じ位置に設けられる、請求項１に記載の半導体記憶装置。
  3. 前記第２絶縁体は、前記第３方向に前記第１セレクタ層と同じ位置にアモルファスシリコン層または窒化シリコン層をさらに含む、請求項１または２に記載の半導体記憶装置。
  4. 前記第２方向および前記第３方向に延在し、前記第１半導体素子と前記第２絶縁体との間に接して配置される第１絶縁層と、
    前記第２方向および前記第３方向に延在し、前記第１絶縁体と前記第２絶縁体との間に接して配置される第２絶縁層と、
    をさらに備える請求項１乃至３の何れか１項に記載の半導体記憶装置。
  5. 前記第２絶縁体は断熱層である請求項１に記載の半導体記憶装置。
  6. 前記第３方向に延在し、前記第２方向に前記第１半導体素子と隣接し、前記第１絶縁層と接して配置される第３絶縁体と、
    前記第３方向に延在し、前記第１半導体素子と前記第３絶縁体との間に、前記第１絶縁層と接して配置されるエアギャップを含む第４絶縁体と、
    をさらに備える請求項４に記載の半導体記憶装置。
  7. 前記第４絶縁体は、前記第３方向に前記第１抵抗変化層と同じ位置に設けられる、請求項６に記載の半導体記憶装置。
  8. 前記第４絶縁体は、前記第３方向に前記第１セレクタ層と同じ位置にアモルファスシリコン層または窒化シリコン層をさらに含む、請求項６または７に記載の半導体記憶装置。
  9. 前記第３方向に延在し、前記第１半導体素子と前記第４絶縁体との間に接して配置され、前記第１絶縁層と接続する第３絶縁層と、
    前記第３方向に延在し、前記第３絶縁体と前記第４絶縁体との間に接して配置され、前記第１絶縁層と接続する第４絶縁層と、
    をさらに備える請求項６乃至８の何れか１項に記載の半導体記憶装置。
  10. 第１方向に延在し、前記第２方向に前記第１配線と第３絶縁体を介して隣接する第３配線と、
    前記第３方向に延在し、前記第３配線と前記第２配線に接続し、前記第１絶縁体と接して配置され、第２セレクタ層および第２抵抗変化層を有する第２半導体素子と、
    前記第３方向に延在し、前記第２半導体素子と前記第３絶縁体との間に配置されるエアギャップを含む第５絶縁体と、
    をさらに備える請求項９に記載の半導体記憶装置。
  11. 前記第５絶縁体は、前記第３方向に前記第２抵抗変化層と同じ位置に設けられる、請求項１０に記載の半導体記憶装置。
  12. 前記第５絶縁体は、前記第３方向に前記第２セレクタ層と同じ位置にアモルファスシリコン層または窒化シリコン層をさらに含む、請求項１０または１１に記載の半導体記憶装置。
  13. 前記第３方向に延在し、前記第２半導体素子と前記第５絶縁体の間に接して配置され、前記第１絶縁層と接続する第５絶縁層と、
    前記第３方向に延在し、前記第３絶縁体と前記第５絶縁体の間に接して配置され、前記第１絶縁層と接続する第６絶縁層と、
    をさらに備える請求項１０乃至１２の何れか１項に記載の半導体記憶装置。
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