KR20150083104A - 좁은 수직 필라들을 형성하는 방법들 및 이를 갖는 집적 회로 디바이스들 - Google Patents

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Abstract

일부 실시예들에서, 집적 회로는 집적 회로에 형성된 개구부들을 채우는 좁은 수직 연장 필라들을 포함한다. 일부 실시예들에서, 개구부들은 상 변경 메모리 셀을 형성하기 위해 상 변경 물질을 포함할 수 있다. 필라들에 의해 점유되는 개구부들은 상이한 수직 레벨들 상에 형성되는 희생 물질의 교차 라인들, 예를 들어 스페이서들을 사용하여 정의될 수 있다. 물질의 라인들은 매우 얇은 라인들의 형성을 허용하는 증착 공정들에 의해 형성될 수 있다. 라인들의 교차점에서의 노출된 물질은 개구부들을 형성하기 위해 선택적으로 제거되며, 이는 라인들의 폭들에 의해 결정되는 치수들을 갖는다. 개구부들은 예를 들어 상 변경 물질로 채워질 수 있다.

Description

좁은 수직 필라들을 형성하는 방법들 및 이를 갖는 집적 회로 디바이스들{METHODS FOR FORMING NARROW VERTICAL PILLARS AND INTEGRATED CIRCUIT DEVICES HAVING THE SAME}
본 발명은 일반적으로 집적 회로 제조에 관한 것으로, 특히 얇은 수직 필라들을 형성하는 고정들 및 결과적인 집적 회로 디바이스들에 관한 것이며, 이는 상 변경 메모리 셀들을 포함할 수 있다.
증가된 휴대성, 컴퓨팅 능력, 메모리 용량 및 에너지 효율에 대한 요구를 포함하는, 많은 요인들의 결과로서, 집적 회로들 내의 전기적 특징부들의 비중은 계속적으로 증가하고 있다. 이러한 스케일링을 용이하게 하기 위해, 이러한 전기적 특징부들의 크기들은 일정하게 감소되고 있다.
특징부 크기를 감소시키는 추세는 예를 들어 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 저항 메모리 등과 같은 메모리 회로들 또는 디바이스들에서 분명하다. 저항 메모리들의 예들은 상 변경 메모리, 프로그램가능 도체 메모리, 및 저항 랜덤 액세스 메모리(RRAM)를 포함한다. 일 예를 취하기 위해, 저항 메모리 디바이스들은 교차점 아키텍처로 조직되는 셀들의 어레이들을 포함할 수 있다. 이러한 아키텍처에서, 메모리 셀들은 저장 소자, 예를 들어 상 변경 소자를 선택 디바이스, 예를 들어 오보닉 임계치 스위치(OTS; ovonic threshold switch) 또는 다이오드와 같은 스위칭 소자와 직렬로, 한 쌍의 전도성 라인들 사이에서, 예를 들어 액세스 라인과 데이터/감지 라인 사이에서 갖는 셀 스택을 포함할 수 있다. 메모리 셀들은 워드 라인 및 비트 라인의 교차점들에 위치되고 그러한 라인들에 적절한 전압들의 인가를 통해 “선택”될 수 있다. 메모리 셀들의 크기들을 증가시키는 것은 셀 밀도 및/또는 메모리 디바이스 성능을 증가시킬 수 있다.
따라서, 작은 크기들을 갖는 집적 회로 특징부들을 제공하는 방법들에 대한 계속적인 요구가 있다.
본 발명은 바람직한 실시예들의 상세한 설명으로부터 그리고 첨부된 도면들로부터 더 잘 이해될 것이며, 이는 본 발명의 실시예들을 예시하고 그것들을 제한하지 않는 것으로 의미된다. 도면들은 반드시 축척에 따라 도시되는 것은 아니며, 동일한 도면 내의 특징부들은 반드시 다른 특징부들과 동일한 축척이 아니라는 점이 이해될 것이다.
도 1은 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 2는 제 1 레벨 상에 맨드렐들(mandrels)을 형성하고 맨트렐들의 측벽들을 따라 스페이서들(spacers)을 형성한 후 도 1의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 3은 스페이서들의 측면들에서 갭들을 채운 후 도 2의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 4는 개방 스페이서 볼륨을 형성하기 위해 스페이서들을 리세스하고 개방 스페이서 볼륨에 물질을 형성, 예를 들어 증착함으로써 도 3의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 5는 제 2 레벨 상에 맨드렐들을 형성하고 맨드렐들의 측벽들을 따라 스페이서들을 형성한 후 도 4의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 6은 제 2 레벨 상의 스페이서들의 측벽들에서 갭들을 채운 후 도 5의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 7은 제 2 레벨 상에서 스페이서들을 제거함으로써 제 2 레벨 상에 개방 스페이서 볼륨을 형성하고 또한 제 1 레벨 상의 스페이서 볼륨에서 노출된 물질을 제거한 후 도 6의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 8은 제 2 레벨 상의 개방 볼륨에 물질을 형성, 예를 들어 증착한 후 도 7의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 9는 독립된 스택들을 정의한 후에 도 8의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
도 10은 메모리 셀의 개략 사시도를 도시한다.
도 11은 도 10의 메모리 셀의 단면 평면도를 도시한다.
본 명세서에 개시된 실시예들은 다양한 타입들의 집적 회로들 및 관련 장치에 적용되고 그들을 망라한다. 예를 들어, 메모리 디바이스들에 제한되지 않지만, 일부 실시예들은 상 변경 메모리와 같은, 저항 메모리들을 포함하는, 메모리 디바이스들에 적용될 수 있다. 상 변경 메모리(PCM)는 2개 이상의 안정한 저항 상태들을 추정하기 위해 일부 물질들의 능력을 이용한다는 점이 이해될 것이다. 예를 들어, 메모리 셀들은 안정한 결정성 및 비결정성 상태들을 상정할 수 있는 상 변경 물질들로 형성될 수 있으며, 이는 상이한 전기 저항률들을 갖는다. 일부 경우들에서, 결정성 상태는 비결정성 상태보다 더 낮은 저항률을 가질 수 있다. 저항률의 차이는 정보를 저장하기 위해 사용될 수 있으며; 예를 들어, 상이한 저항 상태들은 상이한 이진 상태들(예를 들어, “1”상태들 또는 “0”상태들)을 표현하기 위해 사용될 수 있다. 일부 구성들에서, 상 변경 메모리 셀은 2개보다 더 많은 상태들에 안정되게 배치될 수 있으며, 각각의 상태는 상이한 저항률을 가짐으로써, 셀이 이진 상태 셀보다 더 많은 정보를 저장하는 것을 허용한다.
메모리 셀 내의 상 변경 메모리의 상태는 셀에 전기 신호의 인가에 의해 변경될 수 있다. 이론에 의해 제한되는 것없이, 상 변경 물질들은 열의 적용에 의해 상태를 변경하는 것으로 이해되며, 상이한 레벨들의 열은 전이들을 상이한 상태들에 야기한다. 따라서, 전기 신호는 에너지를 상 변경 물질에 근접한 가열 요소(예를 들어, 상 변경 물질에 인접한 저항 가열 와이어)에 제공할 수 있으며, 그것에 의해 가열 디바이스가 열을 발생시키게 하며, 이는 상 변경 물질이 상태를 변경하게 한다. 요구되는 열의 양은 가열기에 공급되는 에너지의 양을 결정하고, 열의 양은 상 변경 메모리 셀에 존재하는 상 변경 물질의 양에 적어도 부분적으로 결정된다는 점이 이해될 것이다.
일부 실시예들에서, 상 변경 물질과 같은, 물질로 채워진 좁은 수직 연장 개구부들 및/또는 가열 요소를 갖는 집적 회로가 형성될 수 있다. 이러한 개구부들을 형성하기 위해, 희생 물질의 교차 라인들, 예를 들어 스페이서들은 상이한 수직 레벨들로 형성된다. 레벨 상의 라인들은 실질적으로 평행할 수 있는 반면, 상이한 레벨들 상의 라인들은 서로 교차한다. 물질의 라인들은 매우 얇은 필라들, 예를 들어 집적 회로에 다른 특징부들을 정의하기 위해 사용되는 포토리소그래피 공정들의 최소 분해능 미만의 폭들을 갖는 필라들의 형성을 허용하는 증착 공정들에 의해 형성될 수 있다. 라인들의 교차점에서의 물질은 개구부들을 형성하기 위해 선택적으로 제거되며, 이는 라인들의 폭들에 의해 결정되는 치수들을 갖고, 따라서 포토리소그래피에 의해 형성되는 것 미만의 치수들을 가질 수 있다. 개구부들은 물질의 필라를 형성하기 위해 물질로 채워질 수 있다. 예를 들어, 가열 요소를 형성하는 상 변경 물질 및/또는 전도성 물질은 개구부들에 증착될 수 있다. 전극들은 다른 회로조직(예를 들어, 비트 라인들 및 워드 라인들)에 전기 연결을 허용하기 위해 개구부 위에 그리고 그것 아래에 제공될 수 있다.
본 명세서에 설명된 바와 같이, 다양한 실시예들은 개구부들 또는 필라들의 형성을 허용하며, 이는 예외적으로 좁고 균일할 수 있다. 이러한 개구부들 또는 필라들은 다양한 응용들에 이득들을 제공할 수 있다. 예를 들어, 그들은 예외적으로 작은 특징부들을 갖는 집적 회로의 형성을 허용할 수 있다. 일부 실시예들에서, 메모리 셀 내의 상 변경 물질의 양은 포토리소그래피와 같은 공정들로 셀을 형성하는 것에 비해 감소될 수 있다. 존재하는 상 변경 물질의 양을 감소시키는 것은 메모리 셀의 크기들을 감소시킬 수 있고, 가열될 물질의 더 적은 양은 메모리 셀에 대한 가열기의 전력 요건들을 감소시킬 수 있다. 이것은 메모리 셀들의 어레이들을 포함하는 메모리 디바이스에서 전체 열 레벨들을 낮출 수 있어, 신뢰성을 개선하고 특정 메모리 셀을 가열하는 것이 이웃 메모리 셀들의 상태를 방해할 수 있는 가능성을 감소시킨다. 게다가, 전력을 가열기에 공급하기 위해 사용되는 보조 전기 연결들 및 디바이스들은 더 작고/작거나 더 밀집되고/되거나, 더 낮은 전력 레벨들을 공급하도록 허용될 수 있으며, 이는 디바이스 스케일링을 더 용이하게 하고/하거나 디바이스 신뢰성을 증가시킬 수 있다.
동일 번호들이 도처에서 동일 부분들을 언급하는 도면들이 이에 참조될 것이다.
도 1 내지 도 9는 일부 실시예들에 따른 필라들로 집적 회로를 형성하는 공정 흐름을 예시한다. 도 1 내지 도 9의 모두에 대해, 중심 예시는 단면 평면도이고, 가장 좌측 예시는 평면도에 도시된 Y 축을 따라 취해진 단면의 도면이고, 가장 우측 예시는 평면도에 도시된 X 축을 따라 취해진 단면이다.
도 1을 참조하면, 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도가 도시된다. 부분적으로 제조된 집적 회로는 기판(100)을 포함하며, 이는 다양한 구성 특징부들을 가질 수 있다. 예를 들어, 기판(100)은 수직 연장 구조(110)를 포함할 수 있으며, 이는 일부 실시예들에서 전도성 물질로 형성될 수 있고 전극일 수 있다. 전도성 물질들의 예들은 금속들, 예를 들어, 텅스텐, 및 금속 실리사이드들, 예를 들어 CoSi2와 같은 코발트 실리사이드를 포함한다. 다른 전극들은 전극(110) 위에 형성될 수 있고, 따라서 전극(110)은 하부 전극으로 언급될 수 있다. 전극(110)은 유전체 물질(120)에 의해 둘러싸여질 수 있다. 전극(110) 및 유전체 물질(120)은 예를 들어 기본 전도성 인터커넥트들을 포함하는, 다양한 다른 구조들(도시되지 않음) 위에 배치될 수 있다. 예시된 기판(100)은 반도체 웨이퍼의 일부일 수 있다.
도 2를 참조하면, 제 1 레벨 상에 맨드렐들을 형성하고 맨드렐들의 측벽들을 따라 스페이서들을 형성한 후 도 1의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도가 도시된다. 맨드렐들(130)은 스페이서들(140)의 위치를 설정하기 위해 플레이스홀더들의 역할을 할 수 있다는 점이 이해될 것이다. 복수의 맨드렐들(130)이 기판(100)에 걸쳐 제공될 수 있지만, 단일 맨드렐(130)은 예시 및 논의의 용이성을 위해 도시된다. 맨드렐(130)은 기판(100) 위에 맨드렐 물질의 층을 형성, 예를 들어 증착하고 맨드렐 물질의 그 층을 패턴화함으로써 형성될 수 있다. 맨드렐 물질의 층은 포토리소그래피를 포함하는, 다양한 방법들에 의해 패턴화될 수 있다. 예를 들어, 포토레지스트 층은 맨드렐 물질의 층 위에 증착될 수 있으며, 패턴은 포토리소그래피에 의해 포토레지스트 층에 형성될 수 있고, 그러한 패턴은 예시된 맨드렐(130)을 형성하기 위해 맨드렐 물질의 층에 나중에 전사될 수 있다.
맨드렐(130)은 최종 집적 회로 구조의 일부일 수 있고, 그 결과 맨드렐들(130)을 형성하는 물질은 그 최종 구조에서 맨드렐(130)을 위해 요구되는 성질들을 고려함으로써 선택될 수 있다는 점이 이해될 것이다. 예를 들어, 맨드렐(130)은 나중에 형성된 특징부들의 전기 절연을 제공하기 위해 유전체 물질일 수 있다. 유전체 물질들의 예들은 산화물들 또는 질소화물, 예를 들어 산화 규소 또는 질화 규소를 포함한다. 일부 실시예들에서, 유전체 물질은 산화 규소이다.
도 2를 계속 참조하면, 폭(t1)을 갖는 스페이서들(140)은 맨드렐들(130)의 측벽들을 따라 형성될 수 있다. 일부 실시예들에서, 스페이서들(140)은 맨드렐들(130) 및 기판(100) 위에 스페이서 물질의 층을 블랭킷 증착함으로써 형성될 수 있다. 스페이서 물질의 층은 화학 기상 증착(CVD) 및 원자 층 증착(ALD)과 같은, 기상 증착 공정들을 포함하는, 다양한 증착 공정들에 의해 증착될 수 있다. 스페이서 층은 지향성 에치를 사용하여 에칭될 수 있으며, 그것에 의해 맨드렐(130)과 (예를 들어, 접촉하는) 측면들에서 스페이서들(140)을 남기기 위해 수평 연장 공간들을 우선적으로 제거한다. 따라서, 일부 실시예들에서, 스페이서 층의 두께는 스페이서들(140)의 폭(t1)을 결정하며, 층의 두께는 폭(t1)과 실질적으로 같다. 일부 실시예들에서, 스페이서(140)는 최종 집적 회로 구조에서 전극 컨택트들의 기능을 할 수 있다. 일부 다른 실시예들에서, 스페이서(140)는 그것이 최종 집적 회로 구조에서 스위치, 예를 들어 오보닉 임계치 스위치(OTS)의 기능을 하는 것을 허용하는 물질로 형성될 수 있다. OTS 기능성을 제공하기 위해 스페이서들(140)을 형성하는 물질들의 예들은 이하의 원소들의 조합들로 형성된 화합물들을 포함한다: As-Te-I, TiAsSe2, TiAsTe2, Si-Te-As-Ge, Si-Te-As-Ge-P, Al-As-Te, Al-Ge-As-Te, Te39As36Si17Ge7P, As40Te(60-x)Inx(여기서 5<x<16.5), As35Te(65-x)Inx(여기서 12.5<x<21.5), As30Te(70-x)(where 12.5<x<21.5), 및 Ge20Te(80-x)Pbx(where 2<x<8).
본 명세서에 언급된 바와 같이, 일부 실시예들에서, ALD는 스페이서 물질의 예외적으로 얇고 균일한 층들을 증착하기 위해 사용될 수 있으며, 그것에 의해 예외적으로 좁은 스페이서들을 형성한다. 일부 실시예들에서, 스페이서들(140)은 대략 40 nm 이하, 대략 25 nm 이하, 대략 10 nm 이하, 또는 대략 5 nm 이하의 폭(t1)을 가질 수 있다. 일부 실시예들에서, 폭(t1)은 대략 2 nm 이하일 수 있다. 일부 실시예들에서, 스페이서 층은 낮은 불균일을 가질 수 있다. 예를 들어, 두께 불균일은 대략 5% 이하, 대략 2%, 대략 1% 이하, 또는 대략 0.5% 이하일 수 있다. 스페이서 물질들의 예들은 Al2O3, HfO2, ZrO2, Ta2O5, La2O3, TiO2, V2O5, TiN, ZrN, CrN, TiAlN, AlTiN, Ru, Pd, Ir, Pt, Rh, Co, Cu, Fe, 및 Ni를 포함한다.
도 3을 참조하면, 스페이서들(140)의 측면들에서 갭들(150)을 채운 후 도 2의 부분적으로 제조된 집적 회로의 측단면도 및 평면도들이 도시된다. 도 3에 도시된 단면도들 및 다른 도면들 내의 특징부들은 기판(100)에 걸쳐 반복될 수 있어, 갭들(150)은 스페이서들(140) 및 이웃 스페이서 및 맨드렐(도시되지 않음) 사이에 정의된다는 점이 이해될 것이다. 일부 실시예들에서, 갭들(150)은 충전제 물질(160)을 갭들(150)로 형성, 예를 들어 증착함으로써 채워질 수 있다. 증착된 충전제 물질(160)이 갭들(150)을 과도하게 채우고, 그 다음에 평탄화될 수 있다. 일부 실시예들에서, 평탄화는 예를 들어, 상부 표면 상에서 초과 충전제 물질(160) 및/또는 다른 물질을 제거하는 화학적 기계적 연마(CMP) 공정을 수행함으로써 부분적으로 제조된 집적 회로의 상부 표면 상에 피크들을 형성하는 물질을 제거하는 것을 포함할 수 있다.
충전제 물질(160)과 맨드렐들(130) 사이의 스페이서들(140)에 의해 점유되는 볼륨은 스페이서 볼륨으로 언급될 수 있다. 그 다음, 스페이서들(140)은 개구부, 예를 들어 트렌치를 스페이서 볼륨에 형성하기 위해 선택적으로 리세스될 수 있으며, 그것에 의해 부분적으로 개방되는 스페이서 볼륨을 제공한다.
도 4를 참조하면, 개방 스페이서 볼륨을 형성하기 위해 스페이서들(140)을 리세스하고 개방 스페이서 볼륨에 물질(170)을 형성, 예를 들어 증착한 후 도 3의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도가 도시된다. 개방 스페이서 볼륨은 물질(170), 예를 들어, 유전체 물질로 채워질 수 있으며, 이는 그 다음에 예를 들어, CMP에 의해 평탄화될 수 있다는 점이 이해될 것이다. 유전체 물질들의 예들은 산화 규소 또는 질화 규소와 같은, 산화물들 및 질화물들을 포함한다. 일부 실시예들에서, 유전체 물질은 질화 규소이다.
도 5를 참조하면, 제 2 레벨 상에 맨드렐들(230)을 형성하고 맨드렐들(230)의 측벽들을 따라 스페이서들(240)을 형성한 후 도 4의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도가 도시된다. 스페이서들(240)은 폭(t2)을 갖는다. 맨드렐들(230) 및 스페이서들(240)은 공정들에 의해 그리고 맨드렐들(130) 및 스페이서들(140)(도 2) 각각에 대해 본 명세서에서 논의된 것들과 같은 물질들을 사용하여 형성될 수 있다. 예를 들어, 스페이서들(240)은 스페이서 물질의 층을 블랭킷 증착하고 그 다음에 스페이서들(240)을 형성하기 위해 그 층을 지향성 에칭함으로써 형성될 수 있다. 스페이서 물질의 층의 두께는 폭(t2)을 결정할 수 있다. 일부 실시예들에서, 폭(t2)은 대략 40 nm 이하, 대략 25 nm 이하, 대략 10 nm 이하, 또는 대략 5 nm 이하일 수 있다. 중심 평면도에서 보여지는 바와 같이, 스페이서들(240)은 스페이서들(140)이 연장되는 축을 교차하는 축을 따라 연장될 수 있고 교차 축들의 교차의 점들은 기본 전극들(110)과 수직으로 정렬될 수 있다. 예시된 바와 같이, 일부 실시예들에서, 평면도에서 보여지는 바와 같이, 스페이서들(240)은 스페이서들(140)에 실질적으로 수직으로 연장될 수 있다. 스페이서들(240)은 기본 물질(170) 바로 위에 그리고 그것과 접촉하여 형성될 수 있다.
스페이서들(240)을 형성한 후, 갭들(250)은 그의 측면들에 존재할 수 있다. 도 5에 도시된 단면도들 내의 특징부들은 기판(100)에 걸쳐 반복될 수 있어, 갭들(250)은 스페이서들(240) 및 이웃 스페이서 및 맨드렐(도시되지 않음) 사이에 정의된다는 점이 이해될 것이다. 일부 실시예들에서, 갭들(250)은 갭들(250)을 과도하게 채울 수 있는 충전제 물질(260)을 형성, 예를 들어 증착하고, 그 다음에 결과적인 구조의 상부 표면을 평탄화함으로써 채워질 수 있다. 일부 실시예들에서, 평탄화는 예를 들어 상부 표면 상에서 초과 충전제 물질 및/또는 다른 물질을 제거하는 화학적 기계적 연마(CMP) 공정을 수행함으로써 상부 표면 상에 피크들을 형성하는 물질을 제거하는 것을 포함할 수 있다. 도 6은 제 2 레벨 상의 스페이서들의 측면들에서 갭들을 채우고 노출된 상부 표면을 평탄화함으로써 도 5의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다.
스페이서들(240)은 맨드렐들(230)과 충전제(260) 사이의 스페이서들(240)에 의해 이전에 점유된 볼륨에 트렌치들을 형성하기 위해 나중에 선택적으로 제거될 수 있다. 트렌치들은 제 1 레벨에 스페이서 볼륨을 채우는 기본 물질(170)(도 4)의 일부들을 노출한다. 이러한 노출된 물질(170)은 선택적으로 제거될 수 있다. 도 7은 제 2 레벨 상에서 스페이서들(240)을 제거하고 제 1 레벨 상의 스페이서 볼륨에서 노출된 물질(170)을 제거하며, 그것에 의해 제 2 레벨 상에 개구부(262)(예를 들어, 트렌치)를 형성한 후 도 6의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시하며, 이는 제 1 레벨 상에 개방 볼륨을 형성하기 위해 하방으로 연장된다. 그 다음, 그러한 개방 볼륨은 물질로 채워질 수 있고 대응적으로 채워진 볼륨은 볼륨(264)으로 언급될 수 있으며, 이는 수직 연신 볼륨 또는 채널의 형태를 취할 수 있다. 스페이서들(240)(도 6) 및 노출된 물질(170)은 하나 이상의 에치들에 대한 노출에 의해 제거될 수 있다. 일부 실시예들에서, 습식 에치는 스페이서들(240)을 선택적으로 제거하기 위해 사용될 수 있고 지향성 에치는 노출된 물질(170)을 선택적으로 제거하기 위해 사용될 수 있다. 일부 다른 실시예들에서, 단일 지향성 에치는 단일 지향성 에치가 그러한 특징부들 둘 다를 에칭하는 충분한 선택도를 제공하는지에 따라, 스페이서들(240) 및 노출된 물질(170)을 제거하기 위해 사용될 수 있다. 도 7의 평면도에 도시된 바와 같이, 좁은 볼륨(264)은 스페이서들(240)(도 6) 및 노출된 물질(170)의 교차점에 정의될 수 있다.
일부 실시예들에서, 볼륨(264)을 형성하기 위해 사용되는 에치 공정들은 포토리소그래피에 의해 형성된 것들보다 더 균일한 측벽들을 볼륨을 제공할 수 있다. 예를 들어, 측벽들의 거칠기는 3 nm 미만, 대략 2 nm 미만, 또는 대략 1 nm 미만일 수 있다.
도 8은 제 2 레벨 상의 개방 볼륨(262)(도 7)에 물질(270)을 형성, 예를 들어 증착한 후 도 7의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다. 예시된 바와 같이, 물질(270)은 또한 제 1 레벨 상의 좁은 볼륨(264)(도 7)으로 연장될 수 있다. 일부 실시예들에서, 물질(270)은 좁은 볼륨(264)에 원하는 전기 기능성을 제공하는 물질일 수 있다. 일부 실시예들에서, 물질(270)은 하나 이상의 상태들에 안정되게 존재할 수 있는 물질이다. 예를 들어, 물질(270)은 상 변경 물질일 수 있다. 상 변경 물질들의 예들은 게르마늄(Ge), 안티몬(Sb), 및 텔루륨(Te), 및 그것의 다양한 조합들로부터 형성된 것들과 같은, 칼코게나이드 물질들을 포함한다. 물질들의 예들은 이러한 원소들 중 하나 이상을 갖는 2원 화합물들(예를 들어, GeTe, Ge-Sb, In-Se, Sb-Te, Ge-Sb, Ga-Sb, In-Sb, As-Te, 및 Al-Te); 이러한 원소들 중 하나 이상을 갖는 3원 화합물들(예를 들어, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, 및 In-Sb-Ge); 및 이러한 원소들 중 하나 이상을 갖는 4원 화합물들(예를 들어, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt)을 포함한다. 다양한 원소들의 비율들은 위의 예들에 열거되지 않고 다수의 안정한 상태들을 갖는 상 변경 작용을 달성하기 위해 변화될 수 있다는 점이 이해될 것이다. 상 변경 물질의 일 예는 Ge2Sb2Te5이다. 일부 실시예들에서, 상 변경 물질(270)은 그것이 볼륨(264)을 넘쳐흐르고 초과 물질이 예를 들어 CMP에 의해 제거될 수 있도록 증착되어, 그것은 볼륨(264) 내에 실질적으로 완전히 체류한다.
도 9를 참조하면, 상부 전극(280)은 물질(270)에 걸친 제 3 레벨 상에 형성될 수 있고 결과적인 구조는 독립된, 이격 스택들(290)을 정의하기 위해 마스킹될 수 있고; 도 9는 독립된 스택들(290)을 정의한 후 도 8의 부분적으로 제조된 집적 회로의 개략 측단면도 및 평면도를 도시한다. 상부 전극(280)은 전도성 물질의 층을 블랭킷 증착함으로써 형성될 수 있다. 그 다음, 마스크는 결과적인 구조 위에 형성될 수 있고 마스크는 독립된 스택들(290)에 대응하는 패턴을 형성하기 위해 (예를 들어, 포토리소그래피에 의해) 패턴화될 수 있다. 독립된 스택들(290)을 구성하는 물질의 층들은 그러한 물질들에 선택적인 하나 이상의 지향성 에치들에 나중에 종속되며, 그것에 의해 독립된 스택들(290)을 정의한다. 예시된 바와 같이, 전도성 물질(270 및 140)은 독립된 스택들(290)이 형성된 후에 플레이트들의 형태를 취한다. 또한 예시된 바와 같이, 이러한 플레이트들은 교차 축들을 따라 연신될 수 있다.
일부 실시예들에서, 유전체 물질은 서로로부터 그러한 스택들을 전기적으로 절연하기 위해 스택들(290) 사이에 증착될 수 있다. 일부 실시예들에서, 스택들(290) 사이의 유전체 물질은 유전체 물질(170)과 동일한 물질이다. 일부 다른 실시예들에서, 스택들(290) 사이의 유전체 물질은 유전체 물질(170)과 상이하다.
독립된 스택들(290) 각각은 메모리 셀(290)을 구성할 수 있다는 점이 이해될 것이다. 도 10은 메모리 셀(290)의 개략 사시도를 도시한다. 메모리 셀(290)은 물질(270)이 상 변경 물질인 상 변경 메모리 셀일 수 있다. 상단 또는 하단 전극들(280, 110) 중 하나는 전류를 셀(290)에 제공할 수 있는 반면, 다른 전극(280, 110)은 드레인을 제공한다. 제 2 및 제 1 레벨들 상의 상 변경 물질(270) 및 스페이서(140) 각각은 전기 컨택트들을 상단 및 하단 전극들(280, 110) 각각에 제공한다. 비교적 작은 볼륨(264)에서 물질(270)을 통과하는 전류는 저항 또는 줄 가열을 야기할 수 있으며, 이는 좁은 볼륨(264)에서 상 변경 물질(270)의 일부(270a)의 상태를 가열하고 변경할 수 있다. 본 명세서에 언급된 바와 같이, 상태는 볼륨(264)에서 물질에 인가된 에너지(및 결과적인 열)의 양에 기초하여 선택될 수 있다. 일부 실시예들에서, 다른 물질들, 예를 들어 접착 층들은 스택(290) 내의 다양한 물질들 사이에, 예를 들어 상 변경 물질(270)과 상단 전극(280) 사이에 배치될 수 있다는 점이 이해될 것이다.
일부 다른 실시예들에서, 개별 가열기는 상 변경 물질(270)을 가열하기 위해 사용될 수 있다. 예를 들어, 스페이서들(140)은 상 변경 물질(270)의 상태를 가열하고 변경하기에 충분한 전기 저항률을 갖는 물질로 형성될 수 있다. 그러한 가열기를 위한 물질들의 예들은 W, Ni, Pt, TiN, TiW, TaN, TaSiN, TiSiN, 및 NbN을 포함한다. 이러한 물질들은 스페이서들(140)의 형성 동안 본래 증착될 수 있거나, 본래 형성된 스페이서들을 제거한 후에 스페이서 볼륨으로 증착될 수 있다.
도 11은 도 10의 메모리 셀의 단면 평면도를 도시한다. 본 명세서에 언급된 바와 같이, 좁은 볼륨(264)은 스페이서들(140 및 240)의 교차점에서 정의되며, 이 각각은 다른 물질들(170, 270)이 증착될 수 있는 스페이서 볼륨을 정의한다. 따라서, 그러한 다른 물질들은 이때 개구부들(264)의 치수들을 설정하는 역할을 할 수 있다. 예를 들어, 도 11에 예시된 바와 같이, 좁은 볼륨(264)의 폭들은 제 1 레벨 상에 스페이서 볼륨을 채우는 물질(170)(예를 들어, 유전체 물질), 및 제 2 레벨 상에 스페이서 볼륨을 채우는 물질(270)(예를 들어, 상 변경 물질)의 교차점에 의해 정의된다. 따라서, 볼륨(264)의 단면 치수들은 제 1 및 제 2 레벨들 상의 스페이서 볼륨들의 폭들(t1 및 t2)과 각각 같을 수 있다. 따라서, 볼륨(264) 및 그것 내의 물질은 실질적으로 스페이서 볼륨들의 전체 폭을 연장할 수 있다. 예를 들어, 볼륨(264)은 유전체 물질(170)에 의해 형성되는 측방 연신 영역의 전체 폭을 연장할 수 있다. 일부 실시예들에서, 평면도에서 보여지는 바와 같이, 결과적인 볼륨(264)은 실질적으로 예를 들어 장사방형 형상을 포함하는, 평행사변형의 형상일 수 있으며, 그것의 예들은 직사각형 또는 정사각형 형상을 포함한다. 형상의 코너들은 예를 들어 패턴 형성에 사용되는 에치들이 원형 코너들을 형성할 수 있기 때문에, 원형일 수 있는 반면, 서로에 대한 측벽들의 일반적 배향은 평행사변형의 형상에 실질적으로 대응하고 따라서 실질적으로 평행사변형의 형상인 것으로 할 수 있다는 점이 이해될 것이다.
메모리 셀(290)은 메모리를 이용하는 다양한 디바이스들의 일부를 형성할 수 있다. 예를 들어, 메모리 셀(290)은 개인용 컴퓨터들, 휴대용 메모리 스틱들, 솔리드 스테이트 드라이브들(SSDs), 디지털 카메라들, 셀룰러 전화기들, 휴대용 음악 플레이어들, 동영상 플레이어들, 및 다른 전자 디바이스들에 사용될 수 있다.
본 명세서에 설명된 다양한 공정들 및/또는 구조들은 생략되거나, 반복되거나, 다른 공정들과 결합되거나 다르게 변경될 수 있다는 점이 이해될 것이다. 일부 실시예들에서, 전기 컨택트들(140, 270)(도 10) 중 하나 또는 둘다는 생략될 수 있다. 이것은 예를 들어 볼륨을 채운 후 볼륨(264)의 레벨 위에서 모든 물질을 제거함으로써 달성될 수 있다. 예를 들어, 볼륨(264)의 상단 위의 상 변경 물질(270) 및 다른 물질은 도 8의 구조를 형성한 후 CMP에 의해 제거될 수 있다. 하부 전기 컨택트(140)는 도 3의 구조를 형성한 후 스페이서(140)를 완전히 제거함으로써 생략될 수 있다.
일부 다른 실시예들에서, 도 4의 특정 구조들을 형성하는 것에 수반되는 처리가 생략될 수 있다. 예를 들어, 도 3의 구조를 형성한 후, 스페이서들(240)(도 5)은 그 예시된 구조 바로 위에 형성될 수 있고 볼륨(264)은 스페이서(240) 및 스페이서(240)의 제거에 의해 노출되는 스페이서(140)의 일부를 제거함으로써 형성될 수 있다. 그 다음, 물질(예를 들어, 상 변경 물질)은 결과적인 개방 볼륨으로 증착될 수 있다.
전도성 물질이 좁은 개구부들(264)을 채우는 경우에, 개구부 내의 충전제는 전도성 라인 또는 와이어로 언급될 수 있다는 점이 이해될 것이다. 상 변경 메모리들 및 물질들을 참조하여 논의되지만, 개구부들(264)은 다른 물질들로 채워질 수 있다. 예를 들어, 다른 전도성 물질들은 전기 퓨즈들, 저항 스위칭 메모리(예를 들어, RRAM), 또는 얇은 와이어 구조들로부터 이익을 얻는 다른 구조들을 형성하기 위해 개구부들(264)을 채울 수 있다.
본 발명은 다양한 실시예들의 형태를 취할 수 있으며, 그것의 일부는 위 및 아래에 논의된다는 점이 이해될 것이다.
일부 실시예들에서, 집적 회로를 형성하는 방법은 제 1 레벨 상의 제 1 레벨 맨드렐을 기판 위에 형성하는 단계를 포함한다. 스페이서들의 제 1 세트는 제 1 레벨 맨드렐의 측벽들을 따라 형성된다. 제 1 레벨 충전제 물질은 스페이서들의 제 1 세트의 스페이서들의 측면들에서 증착되며, 제 1 레벨 충전제 물질 및 제 1 레벨 맨드렐들은 제 1 레벨 스페이서 볼륨을 그들 사이에 정의한다. 제 2 레벨 상의 제 2 레벨 맨드렐은 제 1 레벨 맨드렐 및 제 1 레벨 스페이서 볼륨 위에 형성되며, 제 2 레벨 맨드렐은 제 1 레벨 맨드렐의 폭을 교차한다. 스페이서들의 제 2 세트는 제 2 레벨 맨드렐의 측벽들을 따라 형성된다. 제 2 레벨 충전제 물질은 스페이서들의 제 2 세트의 스페이서들의 측면들에서 증착된다. 스페이서들의 제 2 세트는 제 1 레벨 스페이서 볼륨의 일부들을 노출하기 위해 선택적으로 제거된다. 제 1 레벨 스페이서 볼륨 내의 노출된 물질은 제 1 레벨 상에 개구부들을 형성하기 위해 선택적으로 제거된다. 개구부들이 채워지고 상부 전극은 제 2 레벨 위의 제 3 레벨 상에 형성되며, 상부 전극은 제 1 레벨 상의 채워진 개구부들 중 하나 이상 바로 위에 연장된다.
일부 실시예들에서, 개구부를 채우는 단계는 개구부에 상 변경 물질을 형성하는 단계를 포함한다. 스페이서들의 제 2 세트를 선택적으로 제거하는 단계는 제 2 레벨 맨드렐들과 제 2 레벨 충전제 물질 사이에 트렌치들을 정의할 수 있으며, 개구부들을 채우는 단계는 또한 상 변경 물질로 트렌치들을 채운다. 방법은 상단 전극을 형성하기 전에 개구부들 외측에서 상 변경 물질을 제거하는 단계를 더 포함할 수 있다. 상단 전극은 트렌치들을 채우는 상 변경 물질과 전기적으로 접촉할 수 있고 상 변경 물질은 상 변경 메모리 셀의 일부를 형성한다. 방법은 스페이서들의 제 1 세트 밑에 하단 전극을 제공하는 단계를 더 포함할 수 있으며, 스페이서들의 제 1 세트는 도체로 형성되고 개구부들 내의 상 변경 물질을 하단 전극들에 전기적으로 상호 연결한다.
일부 실시예들에서, 방법은 제 1 레벨 충전제 물질을 형성한 후 그리고 제 2 레벨 맨드렐을 형성하기 전 스페이서들의 제 1 세트의 스페이서들을 리세스하며, 그것에 의해 제 1 레벨 스페이서 볼륨에 트렌치들을 정의하는 단계; 및 트렌치들에 유전체 물질을 형성하는 단계를 더 포함할 수 있으며, 노출된 물질을 선택적으로 제거하는 단계는 유전체 물질의 일부들을 제거한다.
일부 실시예들에서, 스페이서들의 제 1 세트 또는 제 2 세트를 형성하는 단계는 제 1 또는 제 2 레벨 맨드렐 상에 스페이서 물질의 층을 블랭킷 증착하는 단계; 및 스페이서들의 제 1 또는 제 2 세트를 정의하기 위해 스페이서 물질의 층을 지향성 에치에 종속시키는 단계를 포함한다.
일부 다른 실시예들에서, 집적 회로를 형성하는 방법은 유전체 물질에 의해 분리되는 희생 물질의 이격된 라인들의 제 1 세트를 제공하는 단계를 포함한다. 유전체 물질에 의해 분리되는 희생 물질의 이격된 라인들의 제 2 세트가 제공되며, 이격된 라인들의 제 2 세트는 이격된 라인들의 제 1 세트의 라인들의 상단들을 교차하고 상단들과 접촉한다. 이격된 라인들의 제 1 및 제 2 세트들의 교차점에서의 이격된 라인들의 제 2 세트 및 이격된 라인들의 제 1 세트의 일부들이 선택적으로 제거된다. 전극은 이격된 라인들의 제 1 세트의 나머지 위에 형성된다.
일부 실시예들에서, 집적 회로는 상 변경 메모리이고 이격된 라인들의 제 2 세트 및 이격된 라인들의 제 1 세트의 일부들을 선택적으로 제거하는 단계는 이격된 라인들의 제 1 및 제 2 세트들의 교차점에서 개구부들을 정의할 수 있고, 방법은 상 변경 물질로 개구부들을 채우는 단계를 더 포함한다. 방법은 개구부들을 채운 후, 개방 공간에 의해 분리되는 독립된 메모리 셀 스택들을 정의하기 위해 개구부 주위에서 물질을 에칭하는 단계를 더 포함할 수 있으며, 각각의 스택은 상 변경 물질로 채워진 개구부를 포함한다. 방법은 스택들을 분리하는 공간에서 유전체 물질을 증착하는 단계를 더 포함할 수 있다. 스택들을 분리하는 공간 내의 유전체 물질은 희생 물질의 이격된 라인들의 제 1 세트를 분리하는 유전체 물질과 상이할 수 있다.
또 다른 실시예들에서, 집적 회로는 메모리 셀을 포함한다. 메모리 셀은 하단 전극; 상부 전극; 및 하단 및 상부 전극들 사이에 수직으로 연장되는 채널 내의 전도성 라인을 포함한다. 전도성 라인은 평면도에서 보여지는 바와 같이 평행사변형의 형상인 단면을 실질적으로 갖는다. 평행사변형의 각각의 측면은 대략 40 nm 이하의 길이를 가질 수 있다.
일부 실시예들에서, 전도성 라인의 폭은 평면도로부터 보여지는 바와 같이, 스페이서 볼륨의 폭에 의해 정의된다. 길이는 일부 실시예들에서 대략 25 nm 이하일 수 있다. 라인 에지 거칠기는 대략 3 nm 이하일 수 있다. 일부 실시예들에서, 집적 회로는 채널에 배치되고 전도성 라인과 상부 전극 사이에서 연장되는 상 변경 물질을 더 포함할 수 있다. 전도성 라인은 저항 가열기를 포함할 수 있다. 저항 가열기는 W, Ni, Pt, TiN, TiW, TaN, 및 NbN으로 구성되는 그룹으로부터 선택된 물질을 포함할 수 있다. 일부 실시예들에서, 단면은 실질적으로 정사각형의 형상일 수 있다.
다른 실시예들에서, 집적 회로는 메모리 셀을 포함한다. 메모리 셀은 하단 전극; 상부 전극; 및 하단 및 상부 전극 사이에 수직으로 연장되는 전도성 와이어를 갖는다. 전도성 와이어는 개별 측방 연신 절연 영역 내에 배치된다. 전도성 와이어는 절연 영역의 전체 폭에 걸쳐 연장된다.
일부 실시예들에서, 절연 영역의 단면은 평면도에서 보여지는 바와 같은 평행사변형 형상을 가질 수 있다. 일부 실시예들에서, 전도성 와이어는 상 변경 물질로 적어도 부분적으로 형성될 수 있다.
또 다른 실시예들에서, 메모리 디바이스는 메모리 셀을 포함한다. 메모리 셀은 하부 전극; 하부 전극 위에 있고 그것에 전기적으로 연결된 수직 연장 하부 전도성 플레이트; 하부 전도성 플레이트 위에 있고 그것에 전기적으로 연결된 수직 연장 전도성 와이어; 와이어 위에 있고 그것에 전기적으로 연결된 수직 연장 상부 전도성 플레이트; 및 수직 연장 제 2 전도성 플레이트 위에 있고 그것에 전기적으로 연결된 상부 전극을 포함한다. 상부 및 하부 전도성 플레이트들은 교차 방향들로 연신된다. 일부 실시예들에서, 전도성 와이어는 상 변경 물질을 포함할 수 있다.
따라서, 임의의 실시예들이 본 명세서에 설명되지만, 본 명세서에 진술된 특징들 및/또는 장점들의 모두를 제공하지 않는 실시예를 포함하는, 당해 분야에서 통상의 기술자들에게 분명한 다른 실시예들은 또한 본 발명에 의해 포함된다. 따라서, 본 발명의 범위는 첨부된 청구범위에 대한 참조에 의해서만 정의된다.

Claims (26)

  1. 집적 회로를 형성하는 방법으로서,
    기판 위의 제 1 레벨 상에 제 1 레벨 희생 구조를 형성하는 단계;
    상기 제 1 레벨 희생 구조의 측벽들을 따라 스페이서들의 제 1 세트를 형성하는 단계;
    상기 스페이서들의 제 1 세트의 스페이서들의 측면들에서 제 1 레벨 충전제 물질을 형성하는 단계로서, 상기 제 1 레벨 충전제 물질 및 상기 제 1 레벨 희생 구조들은 제 1 레벨 스페이서 볼륨을 그것들 사이에 정의하는, 상기 제 1 레벨 충전제 물질을 형성하는 단계;
    상기 제 1 레벨 희생 구조 및 상기 제 1 레벨 스페이서 볼륨 위의 제 2 레벨 상에 제 2 레벨 희생 구조를 형성하는 단계로서, 상기 제 2 레벨 희생 구조는 상기 제 1 레벨 희생 구조의 폭을 교차하는, 상기 제 2 레벨 희생 구조를 형성하는 단계;
    상기 제 2 레벨 희생 구조의 측벽들을 따라 스페이서들의 제 2 세트를 형성하는 단계;
    상기 스페이서들의 제 2 세트의 스페이서들의 측면들에서 제 2 레벨 충전제 물질을 형성하는 단계;
    상기 제 1 레벨 스페이서 볼륨의 일부들을 노출하기 위해 상기 스페이서들의 제 2 세트를 선택적으로 제거하는 단계;
    상기 제 1 레벨 상에 개구부들을 형성하기 위해 상기 제 1 레벨 스페이서 볼륨에서 노출된 상기 물질을 선택적으로 제거하는 단계;
    상기 개구부들을 채우는 단계; 및
    상기 제 2 레벨 위의 제 3 레벨 상에 상단 전극을 형성하는 단계로서, 상기 전극은 상기 제 1 레벨 상의 채워진 상기 개구부들 중 하나 이상 바로 위에 연장되는, 상기 상단 전극을 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 개구부를 채우는 단계는 상기 개구부에 상 변경 물질을 형성하는 단계를 포함하는 방법.
  3. 청구항 2에 있어서,
    상기 스페이서들의 제 2 세트를 선택적으로 제거하는 단계는 상기 제 2 레벨 희생 구조들과 상기 제 2 레벨 충전제 물질 사이에 트렌치들(trenches)을 정의하며, 상기 개구부들을 채우는 단계는 또한 상 변경 물질로 상기 트렌치들을 채우는 방법.
  4. 청구항 3에 있어서,
    상기 상단 전극을 형성하기 전에 상기 개구부들 외측에서 상기 상 변경 물질을 제거하는 단계를 더 포함하는 방법.
  5. 청구항 3에 있어서,
    상기 상단 전극은 상기 트렌치들을 채우는 상기 상 변경 물질과 전기적으로 접촉하고 상 변경 물질은 상 변경 메모리 셀의 일부를 형성하는 방법.
  6. 청구항 2에 있어서,
    상기 스페이서들의 제 1 세트 밑에 하단 전극을 제공하는 단계를 더 포함하며, 상기 스페이서들의 제 1 세트는 도체로 형성되고 상기 개구부들 내의 상기 상 변경 물질을 상기 하단 전극들에 전기적으로 상호 연결하는 방법.
  7. 청구항 1에 있어서,
    상기 제 1 레벨 충전제 물질을 형성한 후 그리고 상기 제 2 레벨 희생 구조를 형성하기 전 상기 스페이서들의 제 1 세트의 스페이서들을 리세스(recess)하며, 그것에 의해 상기 제 1 레벨 스페이서 볼륨에서 트렌치들을 정의하는 단계; 및
    상기 트렌치들에 유전체 물질을 형성하는 단계를 더 포함하며,
    노출된 상기 물질을 선택적으로 제거하는 단계는 상기 유전체 물질의 일부들을 제거하는 방법.
  8. 청구항 1에 있어서,
    상기 스페이서들의 제 1 세트 또는 제 2 세트를 형성하는 단계는,
    상기 제 1 또는 상기 제 2 레벨 희생 구조 상에 스페이서 물질의 층을 블랭킷 증착하는 단계; 및
    상기 스페이서들의 제 1 또는 제 2 세트를 정의하기 위해 상기 스페이서 물질의 층을 지향성 에치에 종속시키는 단계를 포함하는 방법.
  9. 집적 회로를 형성하는 방법으로서,
    유전체 물질에 의해 분리되는 희생 물질의 이격된 라인들의 제 1 세트를 제공하는 단계;
    유전체 물질에 의해 분리되는 희생 물질의 이격된 라인들의 제 2 세트를 제공하는 단계로서, 상기 이격된 라인들의 제 2 세트는 상기 이격된 라인들의 제 1 세트의 상단들을 교차하고 상단들과 접촉하는, 상기 이격된 라인들의 제 2 세트를 제공하는 단계;
    상기 이격된 라인들의 제 1 및 제 2 세트들의 교차점에서 상기 이격된 라인들의 제 2 세트 및 상기 이격된 라인들의 제 1 세트의 일부들을 선택적으로 제거하는 단계; 및
    상기 이격된 라인들의 제 1 세트의 나머지 위에 전극을 형성하는 단계를 포함하는 방법.
  10. 청구항 9에 있어서,
    상기 집적 회로는 상 변경 메모리이고 상기 이격된 라인들의 제 2 세트 및 상기 이격된 라인들의 제 1 세트의 상기 일부들을 선택적으로 제거하는 단계는 상기 이격된 라인들의 제 1 및 제 2 세트들의 상기 교차점에서 개구부들을 정의하며,
    상 변경 물질로 상기 개구부들을 채우는 단계를 더 포함하는 방법.
  11. 청구항 10에 있어서,
    상기 개구부들을 채운 후, 개방 공간에 의해 분리되는 독립된 메모리 셀 스택들을 정의하기 위해 상기 개구부 주위에서 물질을 에칭하는 단계를 더 포함하며, 각각의 스택은 상기 상 변경 물질로 채워진 개구부를 포함하는 방법.
  12. 청구항 11에 있어서,
    상기 스택들을 분리하는 상기 공간에서 유전체 물질을 증착하는 단계를 더 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 스택들을 분리하는 상기 공간 내의 상기 유전체 물질은 상기 희생 물질의 이격된 라인들의 제 1 세트를 분리하는 유전체 물질과 상이한 방법.
  14. 집적 회로로서,
    하단 전극;
    상부 전극; 및
    상기 하단 및 상부 전극들 사이에 수직으로 연장되는 채널에서의 전도성 라인을 포함하는 메모리 셀을 포함하며,
    상기 전도성 라인은 평면도에서 보여지는 바와 같이 실질적으로 평행사변형의 형상인 단면을 갖고, 상기 평행사변형의 각각의 변은 대략 40 nm 이하의 길이를 갖는 집적 회로.
  15. 청구항 14에 있어서,
    상기 전도성 라인의 폭은 평면도로부터 보여지는 바와 같이, 스페이서 볼륨의 폭에 정의되는 집적 회로.
  16. 청구항 14에 있어서,
    상기 길이는 대략 25 nm 이하인 집적 회로.
  17. 청구항 14에 있어서,
    라인 에지 거칠기는 대략 3 nm 이하인 집적 회로.
  18. 청구항 14에 있어서,
    상기 채널에 배치되고 상기 전도성 라인과 상기 상부 전극 사이에 연장되는 상 변경 물질을 더 포함하는 집적 회로.
  19. 청구항 18에 있어서,
    상기 전도성 라인은 저항 가열기를 포함하는 집적 회로.
  20. 청구항 19에 있어서,
    상기 저항 가열기는 W, Ni, Pt, TiN, TiW, TaN, TaSiN, TiSiN, 및 NbN으로 구성되는 그룹으로부터 선택된 물질을 포함하는 집적 회로.
  21. 청구항 14에 있어서,
    상기 단면은 실질적으로 정사각형의 형상인 집적 회로.
  22. 집적 회로로서,
    하단 전극;
    상부 전극; 및
    상기 하단 및 상부 전극들 사이에 수직으로 연장되는 전도성 와이어로서, 별개의, 측방향으로 연신된 절연 영역 내에 배치되고, 상기 절연 영역의 전체 폭에 걸쳐 연장되는 상기 전도성 와이어를 포함하는 메모리 셀을 포함하는 집적 회로.
  23. 청구항 22에 있어서,
    상기 절연 영역의 단면은 평면도에서 보여지는 바와 같이 평행사변형 형상을 갖는 집적 회로.
  24. 청구항 22에 있어서,
    상기 전도성 와이어는 상 변경 물질로 적어도 부분적으로 형성되는 집적 회로.
  25. 메모리 디바이스로서,
    하부 전극;
    상기 하부 전극 위에 있고 상기 하부 전극에 전기적으로 연결된 수직으로 연장하는 하부 전도성 플레이트;
    상기 하부 전도성 플레이트 위에 있고 상기 하부 전도성 플레이트에 전기적으로 연결된 수직으로 연장하는 전도성 와이어;
    상기 와이어 위에 있고 상기 와이어에 전기적으로 연결된 수직으로 연장하는 상부 전도성 플레이트; 및
    상기 수직으로 연장하는 상부 전도성 플레이트 위에 있고 상기 수직으로 연장하는 상부 전도성 플레이트에 전기적으로 연결된 상부 전극을 포함하는 메모리 셀을 포함하며, 상기 상부 및 하부 전도성 플레이트들은 교차 방향들로 연신되는 메모리 디바이스.
  26. 청구항 25에 있어서,
    상기 전도성 와이어는 상 변경 물질을 포함하는 메모리 디바이스.
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