TWI514639B - 用於形成窄垂直柱之方法及具有窄垂直柱之積體電路裝置 - Google Patents

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Description

用於形成窄垂直柱之方法及具有窄垂直柱之積體電路裝置
本發明一般而言係關於積體電路製作，且更特定而言係關於用於形成細垂直柱之程序且係關於可包含相變記憶體單元之所得積體電路裝置。
由於包含對增加之可攜性、計算能力、記憶體容量及能量效率之需求之諸多因素，積體電路中之電特徵之密度連續增加。為了促進此比例調整，正不斷地減小此等電特徵之大小。
減小特徵大小之趨勢(舉例而言)在諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體、電阻式記憶體等之記憶體電路或裝置中係顯而易見的。電阻式記憶體之實例包含相變記憶體、可程式化導體記憶體及電阻式隨機存取記憶體(RRAM)。試舉一項實例，電阻式記憶體裝置可包含組織成一交叉點架構之單元陣列。在此架構中，記憶體單元可包含一單元堆疊，該單元堆疊具有一儲存元件(例如，一相變元件)，該儲存元件與在一對導電線之間(例如，在一存取線與一資料/感測線之間)的一選擇裝置(例如，諸如一奧佛電子(ovonic)臨限切換器(OTS)或二極體之一切換器元件)串聯。記憶體單元位於一字線與位元線之交叉點處且可經由將適當電壓施加至彼等線而「被選擇」。減小記憶體單元之大小可增加單元密度及/或記憶體裝置效能。
因此，存在對用於提供具有小大小之積體電路特徵之方法之一持續需要。
100‧‧‧基板
110‧‧‧垂直延伸結構/電極/底部電極/其他電極
120‧‧‧介電材料
130‧‧‧芯棒
140‧‧‧間隔物/導電材料/電觸點/下部電觸點
150‧‧‧間隙
160‧‧‧填料材料/所沈積填料材料/過量填料材料
170‧‧‧材料/下伏材料/所曝露材料/介電材料/其他材料
230‧‧‧芯棒
240‧‧‧間隔物
250‧‧‧間隙
260‧‧‧填料材料/填料
262‧‧‧開口/敞開體積
264‧‧‧體積/窄體積/相對小體積/開口/窄開口/所得體積
270‧‧‧材料/相變材料/導電材料/其他材料/電觸點
270a‧‧‧部分
280‧‧‧上部電極/頂部電極/其他電極/頂部電極
290‧‧‧堆疊/獨立堆疊/記憶體單元/單元/堆疊
t1 ‧‧‧寬度
t2 ‧‧‧寬度
將自較佳實施例之詳細說明且自隨附圖式更好地理解發發明，該等隨附圖式意在圖解說明而非限制本發明之實施例。將瞭解，圖式未必按比例繪製，相同圖式中之特徵亦不必與其他特徵係為相同比例。
圖1展示一部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖2展示在於一第一層級上形成芯棒且沿著芯棒之側壁形成間隔物之後的圖1之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖3展示在填充間隔物之側處之間隙之後的圖2之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖4展示在使間隔物凹進以形成一敞開間隔物體積且在敞開間隔物體積中形成(例如，沈積)一材料之後的圖3之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖5展示在於一第二層級上形成芯棒且沿著芯棒之側壁形成間隔物之後的圖4之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖6展示在填充第二層級上之間隔物之側處之間隙之後的圖5之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖7展示在移除第二層級上之間隔物藉此在第二層級上形成一敞開間隔物體積且亦移除第一層級上之間隔物體積中所曝露材料之後的圖6之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖8展示在於第二層級上在敞開體積中形成(例如，沈積)材料之後的圖7之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖9展示在界定獨立堆疊之後的圖8之部分製成之積體電路之示意性剖面側視圖及俯視圖。
圖10展示一記憶體單元之一示意性透視圖。
圖11展示圖10之記憶體單元之一剖面俯視圖。
本文中所揭示之實施例具有各種類型之積體電路及相關設備之應用且涵蓋各種類型之積體電路及相關設備。舉例而言，在不限於記憶體裝置時，某些實施例可適用於包含電阻式記憶體(諸如相變記憶體)之記憶體裝置。將瞭解，相變記憶體(PCM)利用某些材料之能力來採取兩個或兩個以上穩定電阻狀態。舉例而言，可藉助可採取具有不同電阻率的穩定晶質及非晶質狀態之相變材料形成記憶體單元。在某些情形中，晶質狀態可具有比非晶質狀態低之一電阻率。電阻率之差可用以儲存資訊；舉例而言，不同電阻狀態可用以表示不同二進制狀態(例如，「1」狀態或「0」狀態)。在某些組態中，一相變記憶體單元可穩定地處於兩個以上狀態，其中每一狀態具有一不同電阻率，藉此允許單元儲存比一個二進制狀態單元多之資訊。
可藉由將一電信號施加至單元改變一記憶體單元中之相變記憶體之狀態。在不受理論限制之情況下，將相變材料理解為藉由施加熱量來改變狀態，其中不同位準之熱量致使至不同狀態之轉變。因此，電信號可將能量提供至接近相變材料之一加熱元件(例如，鄰接相變材料之一電阻式加熱導線)，藉此致使加熱裝置產生熱量，此致使相變材料改變狀態。將瞭解，所期望之熱量之量判定供應至加熱器之能量之量，且熱量之彼量係至少部分地藉由存在於一相變記憶體單元中之相變材料之量判定。
在某些實施例中，一積體電路可形成為具有填充有諸如相變材料及/或一加熱元件之材料之窄垂直延伸開口。為了形成此等開口，在不同垂直層級上形成交叉之犧牲材料線(例如，間隔物)。一層級上之線可係實質上平行的，而不同層級上之線彼此交叉。材料線可藉由 允許極細柱(例如，具有小於用以界定積體電路中之其他特徵之光微影程序之最小解析度之寬度之柱)之形成之沈積程序形成。選擇性地移除線之交叉點處之材料以形成開口，該等開口具有由線之寬度判定之尺寸且因此可具有小於藉由光微影形成之尺寸之尺寸。可用材料填充開口以形成該材料之一柱。舉例而言，用於形成一加熱元件之相變材料及/或一導電材料可沈積於開口中。電極可提供於開口上面及下面以允許至其他電路(例如，位元線及字線)之電連接。
如本文中所闡述，各種實施例允許開口或柱之形成，該等開口或柱可係特別窄且均勻的。此等開口或柱可在各種應用中提供益處。舉例而言，其可允許具有特別小特徵之積體電路之形成。在某些實施例中，一記憶體單元中相變材料之量可相對於藉助諸如光微影之程序形成單元而減小。減小所存在之相變材料之量可減小記憶體單元之大小，且待經加熱材料之較少量可減小用於記憶體單元之加熱器之電力要求。此可降低含有記憶體單元陣列之一記憶體裝置中之整體熱量位準，從而改良可靠性且減小加熱一特定記憶體單元可干擾鄰近記憶體單元之狀態之可能性。另外，用以將電力供應至加熱器之輔助電連接件及裝置可被製作的較小及/或較密集及/或允許供應較低電力位準，此可進一步促進裝置比例調整及/或增加裝置可靠性。
現將參考各圖，其中在所有圖中相似編號係指相似部件。
圖1至圖9圖解說明根據某些實施例之用於形成具有柱之一積體電路之一程序流程。針對所有圖1至圖9，中間圖解說明係一剖面俯視圖，最左側圖解說明係沿著俯視圖中所展示之Y軸截取之一剖面圖之一視圖，最右側圖解說明係沿著俯視圖中所展示之X軸截取之一剖面圖。
參考圖1，其展示一部分製成之積體電路之示意性剖面側視圖及俯視圖。部分製成之積體電路包含一基板100，該基板可具有各種構 成特徵。舉例而言，基板100可包含一垂直延伸結構110，該垂直延伸結構可由導電材料形成且在某些實施例中可係一電極。導電材料之實例包含金屬(例如，鎢)及金屬矽化物(例如，諸如CoSi2 之一種鈷矽化物)。其他電極可在電極110上面形成且因此電極110可稱為一下部電極。電極110可由介電材料120環繞。電極110及介電材料120可安置於包含(舉例而言)下伏導電互連件之各種其他結構(未展示)上方。所圖解說明之基板100可係一半導體晶圓之部分。
參考圖2，其展示在於一第一層級上形成芯棒且沿著芯棒之側壁形成間隔物之後的圖1之部分製成之積體電路之示意性剖面側視圖及俯視圖。將瞭解，芯棒130可充當佔位者以設定間隔物140之位置。儘管可跨越基板100提供複數個芯棒130，但出於易於圖解說明及論述之目的展示一單個芯棒130。可藉由在基板100上方形成(例如，沈積)一芯棒材料層且圖案化彼芯棒材料層來形成芯棒130。可藉由包含光微影之各種方法圖案化芯棒材料層。舉例而言，一光阻層可沈積於芯棒材料之層上方，一圖案可藉由光微影形成於光阻層中，且彼圖案可隨後轉印至芯棒材料層以形成所圖解說明之芯棒130。
將瞭解，芯棒130可係最終積體電路結構之部分且因此可藉由考量彼最終結構中之芯棒130所期望之性質選擇形成芯棒130之材料。舉例而言，芯棒130可係一介電材料以提供後來形成之特徵之電隔離。介電材料之實例包含氧化物或氮化物，舉例而言，氧化矽或氮化矽。在某些實施例中，介電材料係氧化矽。
繼續參考圖2，可沿著芯棒130之側壁形成具有一寬度t1之間隔物140。在某些實施例中，可藉由在芯棒130及基板100上方毯覆沈積一間隔物材料層來形成間隔物140。可藉由包含諸如化學氣相沈積(CVD)及原子層沈積(ALD)之氣相沈積程序之各種沈積程序沈積間隔物材料層。間隔物層可使用一定向蝕刻來蝕刻，藉此優先地移除水平 延伸之材料擴展區以保留(例如，接觸)芯棒130之側處之間隔物140。因此，在某些實施例中，間隔物層之厚度判定間隔物140之寬度t1，其中層之厚度實質上等於寬度t1。在某些實施例中，間隔物140可在最終積體電路結構中用作電極觸點。在某些其他實施例中，間隔物140可由允許其在最終積體電路結構中用作一切換器(例如，一奧佛電子臨限切換器(OTS))之一材料形成。用於形成用以提供OTS功能性之間隔物140之材料之實例包含由以下元素之組合形成之化合物：As-Te-I、TiAsSe2 、TiAsTe2 、Si-Te-As-Ge、Si-Te-As-Ge-P、Al-As-Te、Al-Ge-As-Te、Te39 As36 Si17 Ge7 P、As40 Te(60-x) Inx (其中5<x<16.5)、As35 Te(65-x) Inx (其中12.5<x<21.5)、As30 Te(70-x) (其中12.5<x<21.5)及Ge20 Te(80-x) Pbx (其中2<x<8)。
如本文中所述，在某些實施例中，ALD可用以沈積特別細且均勻之間隔物材料層，藉此形成特別窄間隔物。在某些實施例中，間隔物140可具有約40nm或更小、約25nm或更小、約10nm或更小或者約5nm或更小之一寬度t1。在某些實施例中，寬度t1可係約2nm或更小。在某些實施例中，間隔物層可具有低不均勻性。舉例而言，厚度不均勻性可係約5%或更小、約2%、約1%或更小或者約0.5%或更小。間隔物材料之實例包含Al2 O3 、HfO2 、ZrO2 、Ta2 O5 、La2 O3 、TiO2 、V2 O5 、TiN、ZrN、CrN、TiAlN、AlTiN、Ru、Pd、Ir、Pt、Rh、Co、Cu、Fe及Ni。
參考圖3，其展示在填充間隔物140之側處之間隙150之後的圖2之部分製成之積體電路之剖面側視圖及俯視圖。將瞭解，圖3中及其他圖中所展示之剖面圖中之特徵可跨越基板100重複，以使得在間隔物140及一鄰近間隔物與芯棒(未展示)之間界定間隙150。在某些實施例中，可藉由將填料材料160形成(例如，沈積)至間隙150中而填充間隙150。所沈積填料材料160可溢出間隙150且然後經平坦化。在某些 實施例中，平坦化可包含(例如)藉由執行一化學機械拋光(CMP)程序以移除在部分製成之積體電路之上部表面上之過量填料材料160及/或其他材料來移除在該上部表面上之材料形成峰。
由填料材料160與芯棒130之間的間隔物140佔據之體積可稱為一間隔物體積。可然後選擇性地使間隔物140凹進以在間隔物體積中形成一開口(例如，一溝渠)，藉此提供部分地敞開之一間隔物體積。
參考圖4，其展示在使間隔物140凹進以形成一敞開間隔物體積且在敞開間隔物體積中形成(例如，沈積)一材料170之後的圖3之部分製成之積體電路之示意性剖面側視圖及俯視圖。將瞭解，敞開間隔物體積可填充有可然後(例如)藉由CMP平坦化之材料170(例如，一介電材料)。介電材料之實例包含氧化物及氮化物，諸如氧化矽或氮化矽。在某些實施例中，介電材料係氮化矽。
參考圖5，其展示在於一第二層級上形成芯棒230且沿著芯棒230之側壁形成間隔物240之後的圖4之部分製成之積體電路之示意性剖面側視圖及俯視圖。間隔物240具有一寬度t2。可藉由程序及使用諸如本文中分別關於芯棒130及間隔物140(圖2)所論述之彼等材料之材料形成芯棒230及間隔物240。舉例而言，間隔物240可藉由毯覆沈積一間隔物材料層且然後定向蝕刻彼層以形成間隔物240來形成。間隔物材料層之厚度可判定寬度t2。在某些實施例中，寬度t2可係約40nm或更小、約25nm或更小、約10nm或更小或者約5nm或更小。如中間俯視圖中所見，間隔物240可沿著與間隔物140沿著其延伸之軸交叉之一軸延伸且交叉軸之交叉點可與下伏電極110垂直對準。如所圖解說明，在某些實施例中，如一俯視圖中所見，間隔物240可實質上垂直於間隔物140延伸。間隔物240可形成於下伏材料170正上方且與下伏材料170接觸。
在形成間隔物240之後，間隙250可存在於其側處。將瞭解，可 跨越基板100重複圖5中所展示之剖面圖中之特徵，以使得在間隔物240及一鄰近間隔物與芯棒(未展示)界定間隙250。在某些實施例中，可藉由形成(例如，沈積)填料材料260(其可溢出間隙250)且然後平坦化所得結構之上部表面來填充間隙250。在某些實施例中，平坦化可包含(例如)藉由執行一化學機械拋光(CMP)程序以移除上部表面上之過量填料材料及/或其他材料來移除在上部表面上之材料形成峰。圖6展示在於第二層級上填充間隔物之側處之間隙且平坦化所曝露上部表面之後的圖5之部分製成之積體電路之示意性剖面側視圖及俯視圖。
可隨後選擇性地移除間隔物240，以在由芯棒230與填料260之間的間隔物240先前佔據之體積中形成溝渠。溝渠曝露填充第一層級中之間隔物體積之下伏材料170(圖4)之部分。可選擇性地移除此所曝露材料170。圖7展示在移除第二層級上之間隔物240且移除第一層級上之間隔物體積中之所曝露材料170藉此在第二層級上形成向下延伸以在第一層級上形成一敞開體積之一開口262(例如，溝渠)之後的圖6之部分製成之積體電路之示意性剖面側視圖及俯視圖。彼敞開體積可然後填充有材料且對應所填充體積可稱為體積264，體積264可採取一垂直伸長體積或通道之形式。可藉由曝露於一或多個蝕刻移除間隔物240(圖6)及所曝露材料170。在某些實施例中，可使用一濕式蝕刻來選擇性地移除間隔物240且可使用一定向蝕刻來選擇性地移除所曝露材料170。在某些其他實施例中，可使用一單一定向蝕刻來移除間隔物240及所曝露材料170，此取決於單一定向蝕刻是否提供用於蝕刻所有彼等特徵之足夠選擇性。如圖7之俯視圖中所展示，可在間隔物240(圖6)與所曝露材料170之交叉點處界定窄體積264。
在某些實施例中，用以形成體積264之蝕刻程序可提供具有比藉由光微影形成之彼等側壁更均勻之側壁之一體積。舉例而言，側壁之邊緣粗糙度可係小於3nm、小於約2nm或小於約1nm。
圖8展示在於第二層級上在敞開體積262(圖7)中形成(例如，沈積)材料270之後的圖7之部分製成之積體電路之示意性剖面側視圖及俯視圖。如所圖解說明，材料270亦可延伸至第一層級上之窄體積264(圖7)中。在某些實施例中，材料270可係在窄體積264中提供一所期望電功能性之一材料。在某些實施例中，材料270係可穩定地存在於一或多個狀態中之一材料。舉例而言，材料270可係一相變材料。相變材料之實例包含硫屬化物材料，諸如由鍺(Ge)、銻(Sb)及碲(Te)及其各種組合形成之彼等材料。材料之實例包含具有此等元素(例如，GeTe、Ge-Sb、In-Se、Sb-Te、Ge-Sb、Ga-Sb、In-Sb、As-Te及Al-Te)中之一或多者之二元化合物；具有此等元素(例如，Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te及In-Sb-Ge)中之一或多者之三元化合物；及具有此等元素(例如，Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt)中之一或多者之四元化合物。將瞭解，各種元素之比率在上文實例中未列出且可經變化以達成具有多個穩定狀態之相變行為。一相變材料之一實例係Ge2 Sb2 Te5 。在某些實施例中，相變材料270經繪示以使得其溢出體積264且可(例如)藉由CMP移除過量材料以使得其實質上完全停留於體積264內。
參考圖9，可在材料270上方在一第三層級上形成一上部電極280且所得結構可經遮罩以界定獨立間隔開之堆疊290；圖9展示在界定獨立堆疊290之後的圖8之部分製成之積體電路之示意性剖面側視圖及俯視圖。可藉由毯覆沈積一導電材料層形成上部電極280。一遮罩可然後形成於所得結構上方且遮罩可經圖案化(例如，藉由光微影)以形成對應獨立堆疊290之一圖案。構成獨立堆疊290之材料層隨後經受針對 彼等材料可選之一或多個定向蝕刻，藉此界定獨立堆疊290。如所圖解說明，導電材料270及140在形成獨立堆疊290之後採取板之形式。亦如所圖解說明，此等板可沿著交叉軸伸長。
在某些實施例中，一介電材料可沈積於堆疊290之間以使彼等堆疊彼此電隔離。在某些實施例中，堆疊290之間的介電材料係與介電材料170相同之材料。在某些其他實施例中，堆疊290之間的介電材料不同於介電材料170。
將瞭解，獨立堆疊290中之每一者可構成一記憶體單元290。圖10展示記憶體單元290之一示意性透視圖。記憶體單元290可係其中材料270係一相變材料之一相變記憶體單元。頂部電極280或底部電極110中之一者可將電流提供至單元290，而其他電極280、110提供一汲極。分別在第二層級及第一層級上之相變材料270及間隔物140分別提供將至頂部電極280及底部電極110的電觸點。通過相對小體積264中之材料270之電流可致使電阻式或焦耳加熱，此可加熱及改變窄體積264中之相變材料270之部分270a之狀態。如本文中所述，狀態可基於施加至體積264中之材料之能量(及所得熱量)之量來選擇。將瞭解，在某些實施例中，其他材料(例如，黏附層)可安置於堆疊290中之各種材料之間，例如，在相變材料270與頂部電極280之間。
在某些其他實施例中，一單獨加熱器可用以加熱相變材料270。舉例而言，間隔物140可由具有足以加熱相變材料270且足以改變相變材料270之狀態之電阻率之一材料形成。用於此一加熱器之材料之實例包含W、Ni、Pt、TiN、TiW、TaN、TaSiN、TiSiN及NbN。此等材料可在形成間隔物140期間最初經沈積，或可在移除最初形成之間隔物之後沈積至間隔物體積中。
圖11展示圖10之記憶體單元之一剖面俯視圖。如本文中所述，在間隔物140與間隔物240之交叉點處界定窄體積264，該等間隔物每一 者界定其他材料170、270可沈積至其中之一間隔物體積。因此，彼等其他材料可然後用於設定開口264之尺寸。舉例而言，如圖11中所圖解說明，由填充第一層級上之間隔物體積之材料170(例如，一介電材料)與填充第二層級上之間隔物體積之材料270(例如，一相變材料)之交叉點界定窄體積264之寬度。因此，體積264之剖面圖尺寸可等於分別在第一層級及第二層級上之間隔物體積之寬度t1及t2。因此，體積264及其內之材料可實質上延伸間隔物體積之整個寬度。舉例而言，體積264可延伸由介電材料170形成之橫向伸長區域之整個寬度。在某些實施例中，如一俯視圖中所見，所得體積264可實質上呈包含(舉例而言)一長菱形形狀之一平行四邊形之形狀，該平行四邊形之形狀之實例包含一矩形或正方形形狀。將瞭解，形狀之隅角可係鈍圓的，例如，此乃因在圖案形成中所使用之蝕刻可形成鈍圓隅角，而側壁彼此之一般定向可實質上對應於一平行四邊形之形狀且因此稱為實質上一平行四邊形之形狀。
記憶體單元290可形成利用記憶體之各種裝置之部分。舉例而言，可在個人電腦、可携式記憶體棒、固態磁碟機(SSD)、數位相機、蜂巢式電話、可携式音樂播放器、電影播放器及其他其他電子裝置中使用記憶體單元290。
將瞭解，可省略、重複、與其他程序組合或另外更改本文中所闡述之各種程序及/或結構。在某些實施例中，可省略電觸點140、270(圖10)中之一者或兩者。此可(舉例而言)藉由在填充體積264之後移除彼體積之層級上面之所有材料來完成。舉例而言，可在形成圖8之結構之後藉由CMP移除體積264之頂部上面之相變材料270及其他材料。可藉由在形成圖3之結構之後藉由完全移除間隔物140而省略下部電觸點140。
在某些其他實施例中，可省略涉及形成圖4之特定結構之處理。 舉例而言，在形成圖3之結構之後，間隔物240(圖5)可形成於彼所圖解說明之結構正上方且體積264可藉由移除間隔物240及藉由移除間隔物240所曝露之間隔物140之部分而形成。材料(例如，相變材料)可然後沈積至所得敞開體積中。
將瞭解，在導電材料填充窄開口264之地方，開口中之填料可稱為一導電線或導線。儘管參考相變記憶體及材料論述，但開口264可填充有其他材料。舉例而言，其他導電材料可填充開口264以形成電熔絲、電阻式切換記憶體(例如，RRAM)或受益於細導線結構之其他結構。
將理解，本發明可採取各種實施例之形式，上文及下文論述該等實施例中之某些實施例。
在某些實施例中，一種形成一積體電路之方法包含在一基板上方在一第一層級上形成一第一層級芯棒。沿著第一層級芯棒之側壁形成一第一組間隔物。在第一組間隔物中之間隔物之側處沈積一第一層級填料材料，第一層級填料材料及第一層級芯棒界定其間之一第一層級間隔物體積。在第一層級芯棒及第一層級間隔物體積、與第一層級芯棒之一寬度交叉之第二層級芯棒上面在一第二層級上形成一第二層級芯棒。沿著第二層級芯棒之側壁形成一第二組間隔物。在第二組間隔物中之間隔物之側處沈積一第二層級填料材料。選擇性地移除第二組間隔物以曝露第一層級間隔物體積之部分。選擇性地移除第一層級間隔物體積中之所曝露材料以在第一層級上形成開口。填充該等開口且在第二層級上方在一第三層級上形成一上部電極，上部電極在第一層級上之所填充開口中之一或多者正上方延伸。
在某些實施例中，填充開口包括在開口中形成一相變材料。選擇性地移除第二組間隔物可在第二層級芯棒與第二層級填料材料之間界定溝渠，其中填充開口亦用相變材料填充溝渠。方法可進一步包括 在形成頂部電極之前移除開口之外側之相變材料。頂部電極可電接觸填充溝渠之相變材料且相變材料形成一相變記憶體單元之一部分。方法可進一步包括提供下伏於第一組間隔物之一底部電極，其中第一組間隔物由一導體形成且將開口中之相變材料電互連至底部電極。
在某些實施例中，方法可進一步包括：在形成第一層級填料材料之後且在形成第二層級芯棒之前使第一組間隔物中之間隔物凹進，藉此在第一層級間隔物體積中界定溝渠；及在溝渠中形成一介電材料，其中選擇性地移除所曝露材料移除介電材料之部分。
在某些實施例中，形成第一組或第二組間隔物包括：在第一或第二層級芯棒上毯覆沈積一間隔物材料層；且使間隔物材料層經受一定向蝕刻以界定第一或第二組間隔物。
在某些其他實施例中，一種用於形成一積體電路之方法包含提供由介電材料分離之一第一組間隔開之犧牲材料線。提供由介電材料分離之一第二組間隔開之犧牲材料線，第二組間隔開之線與第一組間隔開之線中之線之頂部交叉且接觸。選擇性地移除第一組與第二組間隔開之線之交叉點處之第二組間隔開之線及第一組間隔開之線之部分。在第一組間隔開之線之一其餘部分上方形成一電極。
在某些實施例中，積體電路係一相變記憶體且選擇性地移除第二組間隔開之線及第一組間隔開之線之部分可在第一組與第二組間隔開之線之交叉點處界定開口，且方法進一步包括：用一相變材料填充開口。方法可進一步包括，在填充開口之後，蝕刻圍繞開口之材料以界定由敞開空間分離之獨立記憶體單元堆疊，其中每一堆疊包括填充有相變材料之一開口。方法可進一步包括，在分離堆疊之空間中沈積介電材料。分離堆疊之空間中之介電材料可不同於分離第一組間隔開之犧牲材料線之介電材料。
在另外其他實施例中，一積體電路包含一記憶體單元。記憶體 單元包含一底部電極；一上部電極；及在底部電極與上部電極之間垂直延伸之一通道中之一導電線。導電線具有實質上呈如一俯視圖中所見之一平行四邊形之形狀之一剖面圖。平行四邊形之每一側可具有約40nm或更小之一長度。
在某些實施例中，由一間隔物體積之一寬度界定如自一俯視圖所見之導電線之一寬度。在某些實施例中，長度可係約25nm或更小。線邊緣粗糙度可係約3nm或更小。在某些實施例中，積體電路可進一步包括安置於通道中且延伸於導電線與上部電極之間的之一相變材料。導電線可包括一電阻式加熱器。電阻式加熱器可包含選自由以下各項組成之群組之一材料：W、Ni、Pt、TiN、TiW、TaN及NbN。在某些實施例中，剖面圖可實質上呈一正方形之形狀。
在其他實施例中，一積體電路包含一記憶體單元。記憶體單元具有一底部電極；一上部電極；及垂直延伸於底部與上部電極之間的一導電導線。導電導線安置於一離散橫向伸長絕緣區域內。導電導線跨越絕緣區域之一整個寬度延伸。
在某些實施例中，絕緣區域之一剖面可具有如一俯視圖中所見之一平行四邊形形狀。在某些實施例中，導電導線可至少部分地由相變材料形成。
在另外其他實施例中，一記憶體裝置包含一記憶體單元。記憶體單元包含：一下部電極；一垂直延伸下部導電板，其在下部電極上面且電連接至下部電極；一垂直延伸導電導線，其在下部導電板上面且電連接至下部導電板；一垂直延伸上部導電板，其在導線上面且電連接至導線；及一上部電極，其在垂直延伸第二導電板上面且電連接至垂直延伸第二導電板。上部及下部導電板向交叉方向上伸長。在某些實施例中，導電導線可包括一相變材料。
因此，儘管本文中闡述特定實施例，但熟習此項技術者所瞭解 之包含不提供本文中所陳述之所有特徵及/或優點之實施例之其他實施例亦由本發明涵蓋。因此，本發明之範疇僅參考隨附申請專利範圍來定義。
110‧‧‧垂直延伸結構/電極/底部電極/其他電極
140‧‧‧間隔物/導電材料/電觸點/下部電觸點
170‧‧‧材料/下伏材料/所曝露材料/介電材料/其他材料
264‧‧‧體積/窄體積/相對小體積/開口/窄開口/所得體積
270‧‧‧材料/相變材料/導電材料/其他材料/電觸點
270a‧‧‧部分
280‧‧‧上部電極/頂部電極/其他電極/頂部電極
290‧‧‧堆疊/獨立堆疊/記憶體單元/單元/堆疊

Claims (26)

  1. 一種形成一積體電路之方法，其包括：在一基板上方在一第一層級上形成一第一層級犧牲結構；沿著該第一層級犧牲結構之側壁形成一第一組間隔物；在該第一組間隔物中之間隔物之側處形成一第一層級填料材料，該第一層級填料材料及該第一層級犧牲結構界定其間之一第一層級間隔物體積；在該第一層級犧牲結構及該第一層級間隔物體積上面在一第二層級上形成一第二層級犧牲結構，該第二層級犧牲結構跨越該第一層級犧牲結構之一寬度；沿著該第二層級犧牲結構之側壁形成一第二組間隔物；在該第二組間隔物中之間隔物之側處形成一第二層級填料材料；選擇性地移除該第二組間隔物以曝露該第一層級間隔物體積之部分；選擇性地移除該第一層級間隔物體積中之該所曝露材料以在該第一層級上形成開口；填充該等開口；及在該第二層級上方之一第三層級上形成一頂部電極，該電極在該第一層級上之該等經填充開口中之一或多者正上方延伸。
  2. 如請求項1之方法，其中填充該開口包括：在該開口中形成一相變材料。
  3. 如請求項2之方法，其中選擇性地移除該第二組間隔物在該第二層級犧牲結構與該第二層級填料材料之間界定溝渠，其中填充該等開口亦用相變材料填充該等溝渠。
  4. 如請求項3之方法，其進一步包括在形成該頂部電極之前移除該等開口之外側之該相變材料。
  5. 如請求項3之方法，其中該頂部電極電接觸填充該等溝渠之該相變材料且相變材料形成一相變記憶體單元之一部分。
  6. 如請求項2之方法，其進一步包括提供下伏於該第一組間隔物之一底部電極，其中該第一組間隔物由一導體形成且將該等開口中之該相變材料電互連至該等底部電極。
  7. 如請求項1之方法，其進一步包括：在形成該第一層級填料材料之後且在形成該第二層級犧牲結構之前使該第一組間隔物中之間隔物凹進，藉此在該第一層級間隔物體積中界定溝渠；及在該等溝渠中形成一介電材料，其中選擇性地移除該所曝露材料移除該介電材料之部分。
  8. 如請求項1之方法，其中形成該等第一組或第二組間隔物包括：在該第一或該第二層級犧牲結構上毯覆沈積一間隔物材料層；及使該間隔物材料層經受一定向蝕刻以界定該等第一組或第二組間隔物。
  9. 一種用於形成一積體電路之方法，其包含：提供由介電材料分離之一第一組間隔開之犧牲材料線；提供由介電材料分離之一第二組間隔開之犧牲材料線，該第二組間隔開之線與該第一組間隔開之線之頂部交叉且接觸；選擇性地移除該第二組間隔開之線以及在該等第一組及第二組間隔開之線之該交叉點處之該第一組間隔開之線之部分；及在該第一組間隔開之線之一其餘部分上方形成一電極。
  10. 如請求項9之方法，其中該積體電路係一相變記憶體且其中選擇 性地移除該第二組間隔開之線及該第一組間隔開之線之該等部分在該等第一組及第二組間隔開之線之該交叉點處界定開口，其進一步包括：用一相變材料填充該等開口。
  11. 如請求項10之方法，其進一步包括，在填充該等開口之後，蝕刻圍繞該開口之材料以界定由敞開空間分離之獨立記憶體單元堆疊，其中每一堆疊包括填充有該相變材料之一開口。
  12. 如請求項11之方法，其進一步包括在分離該等堆疊之該空間中沈積介電材料。
  13. 如請求項12之方法，其中分離該等堆疊之該空間中之該介電材料不同於分離該第一組間隔開之犧牲材料線之介電材料。
  14. 一種積體電路，其包括：一記憶體單元，其包含：一底部電極；一上部電極；及一導電線，其在垂直地延伸於該等底部電極與上部電極之間的一通道中，該導電線具有實質上呈如一俯視圖中所見之一平行四邊形之一形狀之交叉部分，該平行四邊形之每一側具有約40nm或更小之一長度。
  15. 如請求項14之積體電路，其中如自一俯視圖所見之該導電線之一寬度由一間隔物體積之一寬度界定。
  16. 如請求項14之積體電路，其中該長度係約25nm或更小。
  17. 如請求項14之積體電路，其中線邊緣粗糙度係約3nm或更小。
  18. 如請求項14之積體電路，其進一步包括安置於該通道中且延伸於該導電線與該上部電極之間的一相變材料。
  19. 如請求項18之積體電路，其中該導電線包括一電阻式加熱器。
  20. 如請求項19之積體電路，其中該電阻式加熱器包含選自由以下各項組成之群組之一材料：W、Ni、Pt、TiN、TiW、TaN、TaSiN、TiSiN及NbN。
  21. 如請求項14之積體電路，其中該剖面實質上呈一正方形之形狀。
  22. 一種積體電路，其包括：一記憶體單元，其包含：一底部電極；一上部電極；及一導電導線，其垂直延伸於該底部電極與上部電極之間，該導電導線安置於一離散橫向伸長絕緣區域內，該導電導線跨越該絕緣區域之一整個寬度延伸。
  23. 如請求項22之積體電路，其中該絕緣區域之一剖面具有如一俯視圖中所見之一平行四邊形形狀。
  24. 如請求項22之積體電路，其中該導電導線至少部分地由相變材料形成。
  25. 一種記憶體裝置，其包括：一記憶體單元，該記憶體單元包括：一下部電極；一垂直延伸下部導電板，其在該下部電極上面且電連接至該下部電極；一垂直延伸導電導線，其在該下部導電板上面且電連接至該下部導電板；一垂直延伸上部導電板，其在該導線上面且電連接至該導線；及 一上部電極，其在該垂直延伸上部導電板上面且電連接至該垂直延伸上部導電板，該等上部及下部導電板向交叉方向上伸長。
  26. 如請求項25之記憶體裝置，其中該導電導線包括一相變材料。
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