KR100481860B1 - 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims abstract description 51
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 230000008569 process Effects 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000003647 oxidation Effects 0.000 claims abstract description 20
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 110
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 11
- 230000005684 electric field Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
비휘발성 메모리 장치의 트랜지스터 및 그 형성 방법을 제공한다. 이 트랜지스터의 형성 방법은 반도체기판 상에 게이트 패턴을 형성한 후, 게이트 패턴을 포함하는 반도체기판의 전면에 확산 방지막을 형성하는 단계를 포함한다. 이후, 확산 방지막을 이방성 식각하여 게이트 패턴의 측면에 확산 방지 스페이서를 형성한다. 이때, 게이트 패턴은 차례로 적층된 게이트 산화막, 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트로 이루어진다. 이후, 확산 방지 스페이서가 형성된 반도체기판에 대해 열산화 공정을 실시한다. 이에 따라, 부유 게이트의 하부 모서리는 열산화되어 라운드된 프로파일을 갖고, 결과적으로 막의 가장자리에서의 두께와 중앙에서의 두께의 차이는 게이트 층간절연막 패턴보다 게이트 산화막의 경우가 더 크게 된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 정보를 유지할 수 있는 반도체 장치이다. 이러한 비휘발성 메모리 장치에 대한 산업적 수요는 전자 장치의 소형화 및 휴대화에 따라 급증하고 있다.
상기 플래시 메모리 장치는 부유 게이트(floating gate)를 포함하는 스택(stack) 구조가 가장 일반적으로 사용된다. 도 1은 종래 기술에 따른 비휘발성 메모리 장치의 게이트 구조체를 형성하는 방법을 나타내는 공정단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 비휘발성 메모리 장치의 게이트 패턴(90)을 형성한다. 상기 게이트 패턴(90)은 차례로 적층된 게이트 산화막(12), 부유 게이트(14), 게이트 층간절연막(21), 제어 게이트(22) 및 캐핑 패턴(24)으로 구성된다. 이때, 상기 게이트 산화막(12)은 실리콘 산화막으로, 상기 반도체기판(10)을 열산화시키는 방법으로 형성한다. 상기 게이트 층간절연막(21)은 차례로 적층된 하부 실리콘 산화막(16), 실리콘 질화막(18) 및 상부 실리콘 산화막(20)으로 형성한다. 또한, 상기 부유 게이트(14)는 다결정 실리콘으로 형성하고, 상기 제어 게이트(22)는 차례로 적층된 다결정 실리콘 및 실리사이드로 형성한다.
상기 게이트 패턴(90)을 형성하는 단계는 플라즈마를 이용하는 건식 식각의 단계를 포함한다. 이러한 플라즈마 건식 식각은 상기 게이트 패턴(90)에 식각 손상을 유발하며, 이러한 식각 손상은 비휘발성 메모리 장치의 특성에 악영향을 줄 수 있다. 이에 따라, 상기 식각 손상을 치유하기 위해 상기 게이트 패턴(90)을 형성한 후 열산화 공정을 더 실시한다. 상기 열산화 공정은 고온의 산소 분위기에서 실시되며, 그 결과로 상기 부유 게이트(14) 및 제어 게이트(22)의 측벽에는 실리콘 산화막이 형성된다. 이 실리콘 산화막은 상기 게이트 층간절연막(21) 및 상기 게이트 산화막(12)의 가장자리를 두꺼워지게 하는 원인이 된다. 상기 게이트 층간절연막(21)이 두꺼워지면, 상기 제어 게이트(22)에 인가되는 전압이 상기 부유 게이트(14)에 전달되는 효율을 나타내는 커플링 비율(coupling ratio)이 감소한다. 상기 커플링 비율이 감소할 경우, 비휘발성 메모리 장치의 동작 전압을 높여야 하는 등의 문제가 발생한다.
이처럼 커플링 비율의 감소 문제를 최소화하기 위한 방법으로서, 한국 공개 특허 2001-0004263에서는 확산 방지막을 사용하는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 형성 방법이 제안되고 있다. 도 2 및 도 3은 한국 공개 특허 2001-0004263에 개시된 방법을 설명하기 위한 공정단면도들이다.
도 2를 참조하면, 열산화 공정을 실시하기 전, 즉 게이트 패턴(90)을 형성하기까지의 단계들은 도 1에서 설명한 것과 동일하다. 상기 게이트 패턴(90)을 형성한 후, 그 결과물의 전면을 덮는 하부 절연막(28) 및 상부 절연막(30)을 차례로 형성한다. 이때, 상기 하부 절연막(28) 및 상기 상부 절연막(30)은 각각 실리콘 산화막 및 실리콘 질화막으로 형성된다.
상기 상부 절연막(30)이 형성된 반도체기판에 대해 열산화 공정을 실시한다. 이때, 확산 방지막으로 사용되는 상기 상부 절연막(30)이 상기 게이트 패턴(90)을 포함하는 반도체기판의 전면을 덮기 때문에, 상기 열산화 공정동안 산소 원자들은 상기 게이트 패턴(90)으로 침투하지 못한다. 이에 따라, 상기 열산화 공정은 열 에너지를 공급하여 식각 손상된 부위를 안정된 상태로 치유하는 기능 만을 수행할 뿐 상기 부유 게이트(14)의 형태 개선에는 기여하지 못한다. 상기 부유 게이트(14)의 형태 개선이라는 열산화 공정의 또다른 기능에 대해서는 아래 도 3에서 설명하기로 한다.
도 3을 참조하면, 상기 상부 절연막(30) 및 하부 절연막(28)을 차례로 제거하여 상기 게이트 패턴(90)을 노출시킨다. 상기 게이트 패턴(90)이 노출된 반도체기판의 전면을 덮는 스페이서막을 형성한다. 상기 스페이서막은 화학 기상 증착의 방법으로 형성한 실리콘 산화막인 것이 일반적이다. 이후, 상기 게이트 패턴(90)의 상부면이 노출될 때까지 상기 스페이서막을 이방성 식각함으로써, 상기 게이트 패턴(90)의 측벽에 게이트 스페이서(32)를 형성한다.
이때, 상기 부유 게이트(14)는 상기 열산화 공정에서 산화되지 않기 때문에, 하부 모서리(60)는 각진 모양을 갖는다. 이에 따라, 상기 게이트 산화막(12) 및 상기 게이트 스페이서(32)를 지나는 두가지 경로(path)들에 대해 상기 부유 게이트(14)에서부터 상기 반도체기판(10)까지의 거리를 고려하면, 두가지 경로의 길이는 유사하다. 한편, 상기 게이트 스페이서(32)는 화학 기상 증착의 방법으로 형성된 실리콘 산화막이기 때문에, 열산화 공정을 통해 형성된 상기 게이트 산화막(12)에 비해 전기적 특성이 불량하다. 이러한 사실들로 인해, 상기 게이트 스페이서(32)는 상기 부유 게이트(14)에 저장된 전하가 누설되기 쉬운 경로를 형성한다.
이에 더하여, 상기 부유 게이트(14)의 하부 모서리(60)는 그것의 각진 모양때문에, 인가되는 전기장이 집중되는 부분이다. 이처럼 국소적인 영역에 전기장이 쉽게 집중될 경우, 비휘발성 메모리 장치의 내구성 및 전하 저장 특성이 악화되는 문제를 유발한다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴 형성을 위한 식각 공정에서 발생하는 식각 손상을 치유하되, 커플링 비율의 감소를 최소화할 수 있는 비휘발성 메모리 장치의 게이트 구조체 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유 게이트의 하부 모서리에 전기장이 집중되는 문제를 해결할 수 있는 비휘발성 메모리 장치의 게이트 구조체 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 제어 게이트에 인가되는 전압을 효율적으로 부유 게이트에 전달하면서, 부유 게이트의 하부 모서리에 전기장이 집중되는 문제를 해결할 수 있는 비휘발성 메모리의 게이트 구조체를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 패턴의 측벽에 확산 방지 스페이서를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 트랜지스터 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴을 포함하는 반도체기판의 전면에 확산 방지막을 형성한 후, 상기 확산 방지막을 이방성 식각하여 상기 게이트 패턴의 측면에 배치되는 확산 방지 스페이서를 형성하는 단계를 포함한다. 이때, 상기 게이트 패턴은 차례로 적층된 게이트 산화막, 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트로 이루어진다. 이후, 상기 확산 방지 스페이서가 형성된 반도체기판에 대해 열산화 공정을 실시한다.
상기 게이트 패턴을 형성하는 단계는 상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한 후, 상기 활성영역 상에 게이트 산화막을 형성하는 단계를 포함한다. 이후, 상기 게이트 산화막 상에 상기 활성영역에 평행한 방향으로 배치되는 하부 도전막 패턴을 형성한 후, 그 결과물 전면에 게이트 층간절연막 및 상부 도전막을 차례로 형성한 후, 상기 활성영역에 수직한 방향으로 상기 상부 도전막, 게이트 층간절연막 및 하부 도전막 패턴을 패터닝한다. 이때, 상기 게이트 산화막은 상기 활성영역을 열산화시킴으로써 형성되는 실리콘 산화막인 것이 바람직하다. 또한, 상기 하부 도전막 패턴은 다결정 실리콘으로 형성하고, 상기 상부 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 형성하는 것이 바람직하다. 한편, 상기 상부 도전막을 패터닝하기 전에, 상기 상부 도전막 상에 캐핑막을 더 형성할 수도 있다. 상기 캐핑막은 상기 게이트 패턴 형성을 위한 식각 공정에서 식각 마스크 또는 반사 방지막 등으로 사용될 수 있다.
바람직하게는, 상기 게이트 층간절연막 패턴은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성한다. 또한, 상기 확산 방지막은 실리콘 질화막을 화학 기상 증착의 방법으로 형성하는 것이 바람직하다. 상기 확산 방지막을 형성하기 전에, 상기 게이트 패턴이 형성된 반도체기판 전면을 덮는 완충 절연막을 더 형성할 수도 있다. 이때, 상기 완충 절연막은 화학 기상 증착의 방법으로 형성한 실리콘 산화막인 것이 바람직하다.
한편, 상기 열산화 공정은 상기 부유 게이트의 하부 가장자리를 열산화시키도록 실시된다. 이에 따라, 상기 부유 게이트의 하부 가장자리는 라운드된 프로파일(rounded profile)을 갖는다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 패턴의 측벽에 확산 방지 스페이서를 구비하는 비휘발성 메모리 장치의 트랜지스터를 제공한다. 이 트랜지스터는 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막, 상기 활성영역 상에 배치되는 복수개의 게이트 패턴들 및 상기 게이트 패턴들의 측벽에 배치되는 확산 방지 스페이서를 포함한다. 상기 게이트 패턴은 상기 활성영역 상에 배치되는 게이트 산화막, 상기 게이트 산화막 및 상기 소자분리막을 가로지르는 제어 게이트, 상기 제어 게이트 아래에 배치되어 상기 게이트 산화막을 덮는 부유 게이트 및 상기 부유 게이트와 상기 제어 게이트 사이에 개재되는 게이트 층간절연막 패턴을 포함한다. 이때, 막의 가장자리에서의 두께와 중앙에서의 두께의 차이는 상기 게이트 층간절연막 패턴보다 상기 게이트 산화막의 경우가 더 크다.
바람직하게는 상기 게이트 패턴과 상기 확산 방지 스페이서 사이에는 완충 절연막이 개재될 수도 있다. 이때, 상기 부유 게이트는 다결정 실리콘으로 이루어지고, 상기 제어 게이트는 차례로 적층된 다결정 실리콘 및 실리사이드로 이루어진다. 또한, 상기 확산 방지 스페이서는 실리콘 질화막으로 이루어지고, 상기 완충 절연막은 실리콘 산화막으로 이루어지는 것이 바람직하다. 한편, 상기 부유 게이트의 하부 모서리는 라운드된 프로파일을 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 구조체를 형성하는 방법을 나타내는 공정단면도들이다.
도 4를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 상기 활성영역을 열산화시킴으로써 형성하는 실리콘 산화막인 것이 바람직하다.
상기 게이트 산화막(110)이 형성된 반도체기판 전면에 하부 도전막을 형성한 후, 이를 패터닝하여 상기 활성영역에 평행한 하부 도전막 패턴을 형성한다. 상기 하부 도전막 패턴은 상기 활성영역의 상기 게이트 산화막(110)을 덮도록 패터닝된다. 상기 하부 도전막 패턴이 형성된 반도체기판 상에 게이트 층간절연막, 상부 도전막 및 캐핑막을 차례로 적층한다. 이후, 상기 캐핑막, 상부 도전막, 게이트 층간절연막 및 하부 도전막 패턴을 차례로 이방성 식각하여, 캐핑 패턴(150), 제어 게이트(140), 게이트 층간절연막 패턴(130) 및 부유 게이트(120)를 형성한다. 상기 게이트 산화막(110), 부유 게이트(120), 게이트 층간절연막 패턴(130), 제어 게이트(140) 및 캐핑 패턴(150)은 게이트 패턴(200)을 구성한다. 상기 게이트 패턴(200)은 상기 활성영역을 가로지르도록 형성된다. 즉, 상기 하부 도전막 패턴과 상기 게이트 패턴(200)의 방향들은 서로 수직하다. 이에 따라, 상기 부유 게이트(120)는, 평면적으로 볼 때, 사각형의 섬 모양으로 형성된다.
상기 하부 도전막 및 이로부터 형성되는 상기 부유 게이트(120)는 화학 기상 증착 공정을 통해 형성된 다결정 실리콘인 것이 바람직하다. 상기 게이트 층간절연막 패턴(130)은 차례로 적층된 하부 실리콘 산화막(132), 실리콘 질화막(134) 및 상부 실리콘 산화막(136)으로 이루어지는 것이 바람직하다. 상기 상부 도전막 및 이로부터 형성되는 상기 제어 게이트(140)는 차례로 적층된 하부 제어 게이트(142) 및 상부 제어 게이트(144)로 구성되는 다층 구조일 수 있다. 이때, 상기 하부 제어 게이트(142) 및 상기 상부 제어 게이트(144)는 각각 다결정 실리콘 및 실리사이드로 구성되는 것이 바람직하다. 상기 캐핑 패턴(150)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 게이트 패턴(200)이 형성된 반도체기판의 전면에 스페이서 절연막(160)을 형성한다. 상기 스페이서 절연막(160)은 차례로 적층된 완충 절연막(162) 및 확산 방지막(164)으로 구성된다.
상기 완충 절연막(162) 및 확산 방지막(164)은 상기 게이트 패턴(200)을 콘포말하게 덮도록 형성하는 것이 바람직하다. 이를 위해 상기 완충 절연막(162) 및 확산 방지막(164)은 화학 기상 증착(chemical vapor deposition, CVD)의 방법으로 형성하는 것이 바람직하다. 또한, 상기 완충 절연막(162)은 실리콘 산화막으로 형성하고, 상기 확산 방지막(164)은 상기 실리콘 산화막보다 밀도가 높은 실리콘 질화막으로 형성한다. 상기 완충 절연막(162)은 150Å 이하의 두께로 형성하는 것이 바람직하고, 상기 확산 방지막(164)은 300Å 이하의 두께로 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 게이트 패턴(200) 상부에서 상기 완충 절연막(162)이 노출되도록, 상기 확산 방지막(164)을 이방성 식각한다. 이에 따라, 상기 게이트 패턴(200)의 측면에는 상기 완충 절연막(162)의 측벽을 덮는 확산 방지 스페이서(164a)가 형성된다. 상기 확산 방지 스페이서(164a) 형성을 위한 식각 공정은 상기 완충 절연막(162)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다.
상기 게이트 패턴(200)은 상기 완충 절연막(162)에 의해 그 상부면이 덮이고, 상기 완충 절연막(162) 및 상기 확산 방지 스페이서(164a)에 의해 그 측면이 덮인다. 상기 확산 방지 스페이서(164a)는 밀도가 높은 실리콘 질화막으로 형성되기 때문에, 산소 등이 상기 게이트 패턴(200)으로 직접 침투하는 것을 차단할 수 있다. 이에 따라, 산소 원자가 상기 게이트 층간절연막 패턴(130)으로 침투하기 위해서는 상기 게이트 패턴(200)과 상기 확산 방지 스페이서(164a) 사이의 상기 완충 절연막(162)을 통로로 사용하게 된다. 이때, 산소 원자의 침투 입구는 상기 게이트 패턴(200)의 상부 및 상기 확산 방지 스페이서(164a)의 하부에 노출된 상기 완충 절연막(162)이다. 다시 말해, 산소 원자가 상기 게이트 층간절연막 패턴(130)으로 침투하기 위한 경로는 상기 확산 방지 스페이서(164a)에 의해 길어진다. 침투 경로가 길어질 수록, 산소 원자들의 도착 빈도, 즉 침투 확률은 낮아진다. 이는 상기 제어 게이트(140)와 상기 부유 게이트(120) 사이의 커플링 비율의 감소를 예방하는 데 기여한다.
도 7을 참조하면, 상기 확산 방지 스페이서(164a)가 형성된 반도체기판에 대해 열산화 공정을 실시한다. 상기 열산화 공정은 고온의 산소 분위기에서 실시하는 것이 바람직하다. 이때 산소 원자들은 상기 게이트 패턴(200)으로 침투하여, 상기 게이트 산화막(110) 및 상기 게이트 층간절연막 패턴(130)의 두께를 증가시킨다. 이러한 두께의 증가는 상기 산소 원자들이 상기 부유 게이트(120) 및 상기 제어 게이트(140)의 실리콘 원자들과 반응하여 형성된 실리콘 산화막에 기인하는 결과이다. 상기 열산화 공정의 결과로서, 상기 확산 방지 스페이서(164a) 주변에 노출된 반도체기판(100)에는 상기 게이트 산화막(110)과 연결되는 열산화막(170)이 형성된다. 도 6에서 설명한 것처럼, 상기 게이트 층간절연막 패턴(130)의 두께가 증가하는 현상은 상기 확산 방지 스페이서(164a)에 의해 최소화된다.
한편, 상기 확산 방지 스페이서(164a)의 하부면은 상기 게이트 산화막(110)의 측면에 형성된다. 따라서, 상기 열산화 공정 동안 산소 원자들이 상기 게이트 산화막(110) 및 상기 부유 게이트(120)까지 침투하기 위한 경로의 길이는 상기 게이트 층간절연막 패턴(130)의 그것보다 짧다. 이에 따라, 상기 부유 게이트(120)의 측벽 및 모서리에는 열산화막이 형성되며, 이에 더하여 상기 부유 게이트(120)의 하부 모서리는 라운드된 프로파일을 갖게 된다. 상술한 바와 같이, 상기 게이트 층간절연막 패턴(130)의 가장자리에서의 두께 증가 비율은 상기 게이트 산화막(110)에 비해 훨씬 작다.
상기 확산 방지 스페이서(164a) 및 상기 완충 절연막(162)을 제거한 후, 상기 게이트 패턴(200)의 측벽에 또다른 게이트 스페이서를 형성할 수도 있다. 하지만, 상기 확산 방지 스페이서(164a)를 게이트 스페이서로 계속 사용할 수도 있다.
한편, 상기 스페이서 절연막(160)을 형성하기 전에, 상기 게이트 패턴(200)을 마스크로 사용하는 저농도 이온 주입 공정을 더 실시할 수 있다. 이에 더하여, 상기 확산 방지 스페이서(164a)를 형성한 후에는, 이를 마스크로 사용하는 고농도 이온 주입 공정을 더 실시할 수도 있다. 또는, 상기 고농도 이온 주입 공정을 실시하기 전에, 상기 확산 방지 스페이서(164a)의 측벽에 또다른 게이트 스페이서를 더 형성할 수도 있다.
도 8은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 구조체를 나타내는 사시도이고, 도 9는 도 8에 표시된 A의 확대도이다.
도 8 및 도 9를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 소자분리막(105)이 형성된 반도체기판 상에는, 상기 활성영역 및 상기 소자분리막(105)을 가로지르는 게이트 패턴(200)이 배치된다.
상기 게이트 패턴(200)은 차례로 적층된 게이트 산화막(110), 부유 게이트(120), 게이트 층간절연막 패턴(130), 제어 게이트(140) 및 캐핑 패턴(150)으로 구성된다.
상기 게이트 산화막(110)은 열산화 공정을 통해 형성된 실리콘 산화막이다. 상기 부유 게이트(120)는 상기 소자분리막(105) 상에서 절단되어, 상기 소자분리막(105)의 상부면을 노출시킨다. 바람직하게는 상기 부유 게이트(120)는 불순물을 포함하는 다결정 실리콘으로 이루어진다. 이때, 상기 부유 게이트(120)의 하부 모서리는 라운드된 프로파일을 가짐으로써, 상기 하부 모서리에 전기장이 집중되는 종래의 문제점을 최소화할 수 있다.
상기 게이트 층간절연막 패턴(130)은 상기 부유 게이트(120)의 상부면 및 측벽, 그리고 상기 소자분리막(105)의 노출된 상부면을 콘포말하게 덮으면서 배치된다. 상기 게이트 층간절연막 패턴(130)은 차례로 적층된 하부 실리콘 산화막(132), 실리콘 질화막(134) 및 상부 실리콘 산화막(136)으로 구성되는 것이 바람직하다.
상기 제어 게이트(140)는 차례로 적층된 하부 제어 게이트(142) 및 상부 제어 게이트(144)로 구성되는 것이 바람직하다. 상기 하부 제어 게이트(142)는 상기 게이트 층간절연막 패턴(130)을 덮으며, 바람직하게는 다결정 실리콘으로 이루어진다. 상기 상부 제어 게이트(144)는 텅스텐 실리사이드인 것이 바람직한데, 다양한 금속 물질들 및 이들의 실리사이드 물질들 중에서 선택된 한가지일 수도 있다. 한편, 상기 캐핑 패턴(150)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지 물질로 형성될 수 있다.
상기 게이트 패턴(200)의 상부면 및 측벽은 실리콘 산화막으로 이루어지는 완충 절연막(162)으로 덮인다. 상기 완충 절연막(162)은 150Å 이하의 두께인 것이 바람직하다. 상기 완충 절연막(162)이 덮인 상기 게이트 패턴(200)의 측면에는 실리콘 질화막으로 이루어지는 확산 방지 스페이서(164a)가 배치된다. 상기 확산 방지 스페이서(164a)는 산소 원자의 침투를 차단하는 기능을 갖는다. 이에 따라, 본 발명에 따르면, 중앙에서의 두께와 가장자리에서의 두께의 차이는 상기 게이트 층간절연막 패턴(130)보다 상기 게이트 산화막(110)에서 더 크다. 즉, 상기 게이트 산화막(110)의 가장자리 두께(L2)와 중앙 두께(L1)의 차이(L2-L1)는 상기 하부 실리콘 산화막(132)의 가장자리 두께(L4)와 중앙 두께(L3)의 차이(L4-L3
)보다 큰 것을 특징으로 한다. 이러한 두께의 차이는 상기 확산 방지 스페이서(164a)의 존재에 원인을 갖는다.
본 발명에 따르면, 게이트 패턴의 측벽을 덮는 확산 방지 스페이서를 형성한 후 열산화 공정을 실시한다. 이에 따라, 상기 게이트 패턴 형성 공정에서 발생한 식각 손상은 치유된다. 한편, 상기 확산 방지 스페이서는 산소 원자들이 게이트 층간절연막 패턴까지 침투하기 위한 경로 길이를 증가시킨다. 이에 따라, 상기 게이트 층간절연막 패턴이 두꺼워지는 현상은 최소화되어, 제어 게이트에 인가되는 전압이 부유 게이트로 전달되는 효율을 높일 수 있다.
또한, 상기 확산 방지 스페이서는 상기 게이트 패턴의 측벽을 덮도록 형성되므로, 산소 원자들이 상기 부유 게이트까지 침투하는 것을 가능하게 한다. 이에 따라, 전기장이 부유 게이트의 하부 모서리에 집중되는 것을 예방할 수 있다. 그 결과, 저전압에서 동작하고, 전하 보존 특성이 우수하며, 전기적 내구성이 뛰어난 비휘발성 메모리 장치를 제조할 수 있다.
도 1은 종래 기술에 따른 비휘발성 메모리 장치의 게이트 구조체를 형성하는 방법을 나타내는 공정 단면도이다.
도 2 및 도 3은 종래 기술에 따른 비휘발성 메모리 장치의 게이트 구조체를 형성하는 또다른 방법을 나타내는 공정 단면도들이다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 구조체를 형성하는 방법을 나타내는 공정단면도들이다.
도 8은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 구조체를 나타내는 사시도이다.
도 9는 도 8에 표시된 A의 확대도이다.
Claims (18)
- 반도체기판 상에, 게이트 산화막, 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트가 차례로 적층된 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 결과물의 전면을 덮는 완충 절연막을 형성하는 단계;상기 완충 절연막 상에 확산 방지막을 형성하는 단계;상기 확산 방지막을 이방성 식각하여 상기 게이트 패턴의 측면에 배치되는 확산 방지 스페이서를 형성하는 단계; 및상기 확산 방지 스페이서가 형성된 반도체기판에 대해 열산화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 게이트 층간절연막 패턴은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에, 상기 활성영역에 평행한 방향으로 배치되는 하부 도전막 패턴을 형성하는 단계;상기 하부 도전막 패턴이 형성된 반도체기판 전면에 게이트 층간절연막 및 상부 도전막을 형성하는 단계; 및상기 활성영역에 수직한 방향으로, 상기 상부 도전막, 게이트 층간절연막 및 하부 도전막 패턴을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 게이트 산화막은 상기 활성영역을 열산화시킴으로써 형성되는 실리콘 산화막인 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 하부 도전막 패턴은 다결정 실리콘으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 상부 도전막은 차례로 적층된 다결정 실리콘 및 실리사이드로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 상부 도전막을 패터닝하기 전에, 상기 상부 도전막 상에 캐핑막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 확산 방지막은 실리콘 질화막을 화학 기상 증착의 방법으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 완충 절연막은 실리콘 산화막을 화학 기상 증착의 방법으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 열산화 공정은 상기 부유 게이트의 하부 가장자리를 열산화시키는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 형성 방법.
- 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역 상에 배치되는 게이트 산화막;상기 게이트 산화막 및 소자분리막을 가로지르는 복수개의 제어 게이트;상기 제어 게이트 아래에 배치되어, 상기 게이트 산화막을 덮는 부유 게이트;상기 부유 게이트와 상기 제어 게이트 사이에 개재되는 게이트 층간절연막 패턴;상기 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트로 이루어지는 게이트 패턴의 측면에 배치되는 확산 방지 스페이서; 및상기 게이트 패턴과 상기 확산 방지 스페이서 사이에 개재되는 완충 절연막을 포함하되,가장자리에서의 두께와 중앙에서의 두께의 차이는 상기 게이트 층간절연막 패턴보다 상기 게이트 산화막에서 더 큰 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
- 제 12 항에 있어서,상기 부유 게이트는 다결정 실리콘인 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
- 제 12 항에 있어서,상기 부유 게이트의 하부 모서리는 라운드된 프로파일을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
- 제 12 항에 있어서,상기 제어 게이트는 차례로 적층된 다결정 실리콘 및 실리사이드인 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
- 제 12 항에 있어서,상기 확산 방지 스페이서는 실리콘 질화막인 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
- 삭제
- 제 12 항에 있어서,상기 완충 절연막은 실리콘 산화막인 것을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0054460A KR100481860B1 (ko) | 2002-09-10 | 2002-09-10 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
| US10/629,280 US6969650B2 (en) | 2002-09-10 | 2003-07-29 | Methods of forming gate structures in nonvolatile memory devices having curved side walls formed using oxygen pathways |
| JP2003299795A JP2004104119A (ja) | 2002-09-10 | 2003-08-25 | 不揮発性メモリ素子のゲート構造体及びその形成方法 |
| DE10341062A DE10341062A1 (de) | 2002-09-10 | 2003-09-05 | Gate-Strukturen bei nicht-flüchtigen Speichervorrichtungen mit gekrümmten Seitenwänden, die unter Verwendung von Sauerstoffkanälen ausgebildet sind, und Verfahren zum Ausbilden derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0054460A KR100481860B1 (ko) | 2002-09-10 | 2002-09-10 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040022875A KR20040022875A (ko) | 2004-03-18 |
| KR100481860B1 true KR100481860B1 (ko) | 2005-04-11 |
Family
ID=31885006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0054460A KR100481860B1 (ko) | 2002-09-10 | 2002-09-10 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6969650B2 (ko) |
| JP (1) | JP2004104119A (ko) |
| KR (1) | KR100481860B1 (ko) |
| DE (1) | DE10341062A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086122A (ja) * | 2003-09-11 | 2005-03-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100849852B1 (ko) * | 2005-08-09 | 2008-08-01 | 삼성전자주식회사 | 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법 |
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- 2002-09-10 KR KR10-2002-0054460A patent/KR100481860B1/ko not_active IP Right Cessation
-
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- 2003-07-29 US US10/629,280 patent/US6969650B2/en not_active Expired - Fee Related
- 2003-08-25 JP JP2003299795A patent/JP2004104119A/ja active Pending
- 2003-09-05 DE DE10341062A patent/DE10341062A1/de not_active Ceased
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| US6969650B2 (en) | 2005-11-29 |
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| JP2004104119A (ja) | 2004-04-02 |
| KR20040022875A (ko) | 2004-03-18 |
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